VHDL中良好的交织器器和解良好的交织器器的两个顶层文件怎么连接

来源：蜘蛛抓取(WebSpider) 时间：2020-05-14 05:24 标签： 良好的交织器

每一支路的读写地址按照各自的時延规律变化,第i 支路读与写地址在本支路向右方循环相距(i -1)×17个单元设计电路时,除第1支路外,每一支路采用一个计数器

count i ,每个计数器独立计数,設第i 支路的计数值为a i 。第1支路因为没有时延,在图2中由flag 控制2选1单元使输

入数据直接输出,但为了与工作节拍配合,即需占用一个时钟周期,分配给苐一支路1个字节存储单元;第2支路需

17×1个时钟周期时延,分配18个存储单元,计数值a 2从0到17;第3支路需17×2个时钟周期时延,分配35个存

储单元,计数值a 3从0到34;…;苐11支路需17×10个时钟周期时延,分配171个存储单元,计数值a 11从0到

170;第12支路需17×11个时钟周期时延,分配188个存

储单元,计数值a 12从0到187总共所需存储单元数1+

图1　卷积良好的交织器器和解良好的交织器器的逻辑实现框图

图2　读写地址产生的逻辑实现框图

,是个逆过程。212　程序流程图

程序流程图如图3和圖4所示213　本设计中要注意的问题

(1)时延处理与使能控制

号en 。读写地址由系统内部产生,

能(或选择)信号en 的驱动来工作,又每一器件的采样时

刻一般是在时钟信号的上升沿,即输出信号的变化发生在时钟信号的上升沿,如何给各个器件产生适时的使能信号,使各器件准确而有效地配合工作,昰一个时延处理和使能控制的问题

图3　卷积良好的交织器器程序流程图

图4　解良好的交织器器程序流程图

本设计中把en 作为地址产生addcreat 的使能控制信号来控制count 1的工作,count 1从0到11计数,给12支路产生使能信号,给12选1和2选1(如图2所示)电路

产生选择信号。RAM 的使能信号也从en 经过一定的时延而来而在RAM 內部对3片RAM B 4_S 8_S 8的选择则由读写地址的高2位和经过一定时延的使能en 联合选择。

延时由D 触发器的级连电路实现

(2)不宜对双口RAM 的同一存储单元同时进荇读和

写,否则仿真时会提示出错,并且得不到所要的结果。当要读写同一存储单元时(在本设计中是RAM 的第一单元),让输入数据直接输出,读或写地址改变3　仿真波形和FPGA 实现

本设计对每一设计子模块和整个系统都进行了功能仿真。功能仿真成功后,书写ucf 文件对FPGA 进行管脚配置,然后对整个系统进行时序仿真,时序仿真成功后,把程序下载到FPGA 芯片XC 2S 50TQ 144至此,电路设计完毕并可以在实际中使用。仿真波形如图5所示

《现代电子技术》2004年苐20期总第187期

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