VHDL的数字密码器有谁会用quartus 9.0 破解II 9.0 (32-Bit)做啊 求个程序和程序图

求助于 vhdl 出租车计费器 不要报告.要现成程序 quartus ii 的....GW3C40EP3C40Q240C8N实验箱.._百度知道
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求助于 vhdl 出租车计费器
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1. 出租车计价器VHDL程序--文件名:taxi.hd --功能:出租车计价器 --最后修改日期: library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity taxi isport ( clk_240
--频率为240Hz的时钟
start :in std_
--计价使能信号
stop:in std_
--等待信号
fin:in std_
--公里脉冲信号
cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); --费用数据
km1,km0:out std_logic_vector(3 downto 0);
--公里数据
min1,min0: out std_logic_vector(3 downto 0));
--等待时间
architecture behav of taxi issignal f_15,f_16,f_1:std_
--频率为15Hz,16Hz,1Hz的信号signal q_15:integer range 0 to 15;
--分频器signal q_16:integer range 0 to 14;
--分频器signal q_1:integer range 0 to 239;
--分频器signal w:integer range 0 to 59;
--秒计数器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0);
--制费用计数器signal k1,k0:std_logic_vector(3 downto 0);
--公里计数器signal m1:std_logic_vector(2 downto 0);
--分的十位计数器 signal m0:std_logic_vector(3 downto 0);
--分的个位计数器signal en1,en0,f:std_
--使能信号 beginfeipin:process(clk_240,start)begin
if clk_240'event and clk_240='1' then
if start='0' then q_15&=0;q_16&=0;f_15&='0';f_16&='0';f_1&='0';f&='0';
if q_15=15 then q_15&=0;f_15&='1';
--此语句得到频率为15Hz的信号
else q_15&=q_15+1;f_15&='0';
if q_16=14 then q_16&=0;f_16&='1';
--此语句得到频率为16Hz的信号
else q_16&=q_16+1;f_16&='0';
if q_1=239 then q_1&=0;f_1&='1';
--此语句得到频率为1Hz的信号
else q_1&=q_1+1;f_1&='0';
if en1='1' then f&=f_15;
--此语句得到计费脉冲f
elsif en0='1' then f&=f_16;
else f&='0';process(f_1)begin
if f_1'event and f_1='1' then
if start='0' then w&=0;en1&='0';en0&='0';m1&=&000&;m0&=&0000&;k1&=&0000&;k0&=&0000&;
elsif stop='1' then
if w=59 then w&=0;
--此语句完成等待计时
if m0=&1001& then m0&=&0000&;
--此语句完成分计数
if m1&=&101& then m1&=&000&;
else m1&=m1+1;
else m0&=m0+1;
if m1&m0&&0000001&then en1&='1';
--此语句得到en1使能信号
else en1&='0';
else w&=w+1;en1&='0';
elsif fin='1' then
if k0=&1001& then k0&=&0000&;
--此语句完成公里脉冲计数
if k1=&1001& then k1&=&0000&;
else k1&=k1+1;
else k0&=k0+1;
if k1&k0&&& then en0&='1';
--此语句得到en0使能信号
else en0&='0';
else en1&='0';en0&='0';cha3&=c3;cha2&=c2;cha1&=c1;cha0&=c0;
--费用数据输出km1&=k1;km0&=k0;min1&='0'&m1;min0&=m0;
--公里数据、分钟数据输出process(f,start)begin
if start='0' then c3&=&0000&;c2&=&0001&;c1&=&0000&;c0&=&0000&;
elsif f'event and f='1' then
if c0=&1001& then c0&=&0000&;
--此语句完成对费用的计数
if c1=&1001& then c1&=&0000&;
if c2=&1001& then c2&=&0000&;
if c3&=&1001& then c3&=&0000&;
else c3&=c3+1;
else c2&=c2+1;
else c1&=c1+1;
else c0&=c0+1;
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可以到quartus中的in planer界面中配管脚,直接填数或者拖动都支持,比较方便。
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出门在外也不愁AD-PLL 基于VHDL的全数字锁相环的设计与实现,quartusII的仿真程序。 -FPGA-Verilog 215万源代码下载-
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&[] - 介绍一种基于VHDL 语言的全数字锁相环实现方法, 并用这种方法在FPGA 中实现了全
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&[] - 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法,详细叙述了其工作原理和设计思想,并用可编程逻辑器件FPGA实现。
&[] - EP2C8 PLL例化的例子,给不会的人做个参考.专门写的一个.呵呵.不过是Verilog的.
&[] - 用Verilog语言编写锁相环(PLL)的经典文章,很实用!

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