最近想使用Nios II里的并口PIO口进行双向操作，即需要输出的时候设置为输出方向，需要输入的时候设置为输入方向。在这期间，因为没认真仔细阅读参考文档，走了一点点的弯路。下面就简单的介绍下并行输入/输出PIO。
　　具有Avalon接口的并行输入/输出(parallel input/output - PIO)核，在Avalon存储器映射（Avalon Memory-Mapped Avalon-MM）从端口和通用I/O端口之间提供了一个存储器映射接口。I/O端口既可以连接片上用户逻辑，也可以连接到FPGA与外设连接的I/O引脚。
&　　PIO核提供容易的I/O访问用户逻辑或外部设备，在这种情况下&位控制&的方法是有效的。下面列举了几种应用的例子：
①控制LED、②获取开关数据、③控制显示设备、④片外设备的配置与通信，例如特定应用的标准产品（ASSP）。
　　每个PIO核可以提供最多32个I/O端口。像微处理器这样的智能主机通过读/写寄存器映射的Avalon-MM接口控制PIO端口。在主机控制下，PIO核捕获输入端口的数据，并驱动数据到输出端口。当PIO端口直接与I/O引脚相连时，主机通过写PIO核中的控制寄存器对I/O引脚进行三态控制。图9-1是一个基于处理器系统使用多个PIO核的例子，其中，一个用于控制LED；一个用于捕获来自片上复位请求控制逻辑的边缘；另一个控制片外LCD显示。
在集成到SOPC Builder创建的系统时，PIO核有2种用户可见功能部件。
　　①一个存储器映射的寄存器空间有4个寄存器：data、direction、interruptmask和edgecapture。
　　②1~32个I/O端口。
　　I/O端口既可与FPGA内部逻辑相连接，也可驱动连接到片外设备的I/O引脚。寄存器通过Avalon-MM接口提供到I/O端口的接口。表9-2是这些寄存器的描述。在某些硬件配置中，某些不需要的寄存器不存在，读一个不存在的寄存器返回一个未定义值，而写一个不存在的寄存器无影响。
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& &
图 &使用多个PIO核的系统实例
数据输入/输出
　　PIO核的I/O端口既可以连接片上逻辑也可以连接片外逻辑，PIO核可以配置为输入、输出或双向。若用来控制双向I/O引脚，则PIO核提供具有三态控制的双向模式。
　　读和写数据寄存器的硬件逻辑是独立的。读数据寄存器返回当前输入端口的值；写数据寄存器影响驱动输出端口的值。由于这些端口是独立的，因此读数据寄存器并不返回上次写入的数据。
　　PIO核可配置为对输入端口进行边沿捕获（Edge Capture），它可以捕获低到高的跳变、高到低的跳变或者2种跳变均捕获。只要在输入端检测到边沿，该条件就会在edgecapture寄存器中指示。边沿的检测类型在系统创建时指明，且不能通过寄存器进行更改。
　　PIO核可以配置为在不同的输入条件下产生IRQ。IRQ产生的条件可以是下面两种：
　　① Level-sensitive（电平检测） & PIO核硬件能检测一个高电平，可在核的外部插入一个&非&门来检测低电平。
　　② Edge-sensitive（边沿检测） & PIO核的边沿捕获配置决定何种边沿类型能触发IRQ。
　　每个输入端口的中断可以分别屏蔽，中断屏蔽决定哪一个输入端口能产生中断。
在SOPC Builder中实例化PIO核
　　设计者在SOPC Builder中使用MegaWizard向导来配置硬件特性设置。下面描述可用的选项。
　　MegaWizard向导有基本设置（Basic Settings）和输入选项（Input Options）两个标签。
Basic Settings（基本设置）
&&&&&&&&&&&&&&&&&& &
　　Basic Settings（基本设置）标签页允许设计者指定PIO端口的宽度和方向。
　　① Width（宽度）设置可以是1~32之间的任何整数值。如果设定值为n，则I/O端口宽为n位。
　　② Direction（方向）设置有4个选项，如下表所示。
　　　　　　　　　　　　　　　　表 方向设置
Bidirectional (tristate) ports双向（三态）端口
在这种模式下，每个PIO位共享一个设备引脚用于驱动或捕获数据。每个引脚的方向可以分别选择。如果设置FPGA I/O引脚的方向为输入，引脚的状态为高阻三态。
Input ports only输入端口
在这种模式下，PIO端口只能捕获输入。
Both input and output ports输入/输出端口
在这种模式下，输入和输出端口总线是分开的，n位宽的单向总线。
Output ports only输出端口
在这种模式下，PIO端口只能捕获输出。
注意：第一种和第三种的区别，我们通过上图来说明。（感谢缺氧同学的提醒）
　　为了将输入和输出都使用同一个引脚，我错误的先使用了第三种方式。编译完Nios II软核之后，在Quartus II中图中显示的是下图。
&&&&&&&& &（这只是顶层文件图中的一小部分）、
　　从图中可以看出，正如上表里介绍的那样，在这种模式下，输入和输出端口总线是分开的。需要单独的引脚配置。
　　而如果采用第一种，将PIO口设置为双向（三态），在这种模式下，每个PIO位共享一个设备引脚用于驱动或捕获数据。在Nios II 中选择好双向（三态）编译完之后，在Quartus II中图中显示的是下图。
&　　从图中可以看出，输入输出可以共享于同一个引脚，具有双向性质的PIO口，还有一个小特征，画圆处的颜色是蓝色，而一般是紫色。在软件中，可以通过控制方向寄存器来选择PIO并口的控制方向。
Input Options（输入选项）
　&&&&&&&&& 　
　　Input Options（输入选项）页允许设计者指定边沿捕获和IRQ产生设置。如果在基本设置页中选择了Output ports only（输出端口），Input Options（输入选项）页是不可用的。
边沿捕获寄存器
Synchronously Capture（同步捕获）
　　当Synchronously capture（同步捕获）打开时，PIO核包含边沿捕获寄存器， edgecapture。用户必须进一步指定边沿探测的类型：
　　①& Rising Edge（上升沿）
　　②& Falling Edge（下降沿）
　　③& Either Edge（上升下降沿）
　　在输入端口，当一个指定类型的边沿出现时，边沿捕获寄存器允许核探测并且（可选）产生一个中断。
　　当Synchronously capture（同步捕获）关闭时，edgecapture寄存器不存在。
Enable Bit Clearing for Edge Capture Register（边沿捕获寄存器的使能位清除）
　　打开Enable bit-clearing for edge capture register（边沿捕获寄存器的使能位清除），允许你单独清除一个或多个边沿捕获寄存器中的位。为了清除给定的位，写1到边沿捕获寄存器的位。例如，为了清除边沿捕获寄存器的位6，可以写到寄存器。
　　当Generate IRQ（产生IRQ）被打开，且一个指定的事件在输入端口发生时，PIO核可以断言一个IRQ输出，用户必须进一步指定IRQ事件的原因：
　　①& Level（电平）& 当一个指定的输入为高，并且在 interruptmask（中断掩码）寄存器中该输入的中断是使能的，核产生一个IRQ。
　　②& Edge（边沿）& 当在边沿捕获寄存器中一个指定的位为高，并且在interruptmask（中断掩码）寄存器中该位的中断是使能的，核产生一个IRQ。
　　当Generate IRQ（产生IRQ）关闭时，interruptmask寄存器不存在。
今天的学习就到这里了。
阅读(...) 评论()基于NIOS II的多串口数据通信的实现_射频/通信_中国百科网
基于NIOS II的多串口数据通信的实现
    通用异步接收／发送器(UART)是一种通用串行数据总线，用于异步通信，可以实现全双工通信。UART IP核是用在外部设备和Atera FPGA芯片上的SOPC间进行串行通信的一种实现方式。它可以替代RS-232实现芯片与外设的输入／输出(I／O)操作。
&&& GPS RTK(Real Time Kinematic)可以即时提供厘米级的定位解。在进行动态定位时，基准站将精确已知的GPS坐标和观测数据实时用微波链路传给流动站，在流动站实时进行差分处理，得到基准站和流动站坐标差；坐标差加上基准站坐标得到流动站每个点坐标。基准站向终端用户接收机提供的信息包括对GPS卫星钟、星历数据、用户测量伪距和载波相位等参数的修正。
&&& 本文所用的信号处理板可以作为GPS RTK基站使用，可以与其他基站组网接收差分修正数据定位或者本身的高精度单点定位输出定位结果和差分修正数据。作为基准站，不仅要实时输出精确定位信息，而且需要与外界进行差分数据交换。由于同一时间需要大量持续差分数据的输入与输出和用户控制指令的输入，设计采用了3个串口。
1 硬件结构
&&& 信号处理板为FPGA+DSP结构，具有多路A／D、D／A转换器件。中频信号经A／D采样后进入FPGA完成去载波，PRN码相关运算，IQ变换等操作后由DSP芯片进行定位解算。通过串口输入的用户控制指令任意选择串口对GPS定位结果的输出和GPS差分修正数据的输入输出。
&&& FPGA芯片上配置了3个串口，分别为UART0、UART1、UART2，由SOPC Builder分配相对应的存储映射空间和中断请求。每个模块均使用默认的基地址，并分别设定UART0、UART1、UART2的数据输入中断请求号为IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意时刻通过3个串口发送不同数据。
&&& 如果DSP对每个串口发送数据时均向NIOS II CPU发出中断申请，则需要3根PIO管脚，占用太多针脚资源。本实现方案通过增加个串口控制寄存器，仅占用1根PIO管脚。
&&& 同时，对和DSP芯片进行交互控制的PIO信号分配中断请求号为IRQ0。
&&& 每个UART口都有输入、输出两块RAM作为缓存，数据位宽为16bits。其中，串口输入缓存命名为ReadFromMemInterface，串口输出缓存命名为WriteToMemIntedace(见图2)。需要注意的是实际传输数据时，外部设备的串口参数的数据位长度设置为8 bits，因此需要在串口的软件处理进行字与字节的转换。
&&& 图3是NIOS II CPU在Quatus中的连线示意图，即位于中心的inst6模块。该CPU主要管脚定义如表1所示。
&&& 值得说明的是，ts_clk输入时钟20．46 MHz即为NIOS IICPU的时钟频率，串口波特率为115 200 bps，可由该时钟分频得到。DSP6713的EMIF为输入输出双向32位，在本设计中串口部分仅使用低16位，使用三态门来控制数据流向。三态门输入输出的使能信号是dsp给出的ce空间使能信号ce_6713。
&&& 串口输入数据先由NIOS II CPU写入每个串口的输入缓存，当满足条件时由out_pio管脚向dsp发出中断，用以告知其可以读取相应串口的数据了，缓存的数据由dspread0传递至三态门tri_16.dsp读取时三态门为dsp输入方向，dsp的EMIF数据线evm_D随即出现数据，配合EMIF地址线evm_A即可完成串口输入数据向dsp传递；当dsp有数据要经串口输出时，数据由dsp的EMIF数据线evm_D输入，dsp通过in_pio向NIOS II CPU发出中断信号，请求发送数据。详细的发送接收流程见下文。
2 软件设计
&&& NIOS II CPU的控制代码部分分为主函数和各种中断响应函数。在主函数里完成寄存器初始化、各串口数据输出的任务。串口的中断响应函数则主要完成数据的输入任务。
&&& 为了便于FPGA和DSP之间的控制信息交换，每个串口设有地址固定的长度各为32位(4字节)的输入和输出两个控制寄存器。通过对各标志位的读写操作即可实现系统对各串口的控制。串口的输入控制寄存器定义见表2，输出控制寄存器与之类似。
&&& 由于用户控制指令(包括信号处理板配置参数、输出数据类型控制等)与差分修正数据的数据长度和数据持续性有很大区别，在常规数据传输方式之外对每个串口增设数据块传输模式。数据块传输模式可用于持续性大量数据的输入，采用每个串口对两块RAM进行乒乓读写操作的来方案实现。是否采用数据块传输模式由串口的控制寄存器中的第14位(P_flag)决定。对于非数据块输入模式中缓存大小需要根据常规数据最大长度来设定，过小会导致部分数据丢失。当有数据需要输出时，由DSP向NIOS II CPU的RAM写入各UART输出控制寄存器的设定值，并通过GPIO向其发出中断信号。可在NIOS II CPU的main函数中设置一个循环检测是否有由DSP输入的中断信号，若有再检测各UART的输出控制寄存器。输出流程图如图4所示。
&&& 图4中SET_EN用于设置个串口的输入模式(是否乒乓输入及乒乓输入时缓存的大小)和串口使能等操作，输入控制寄存器的默认值在系统初始化时由DSP写入。
&&& 当数据输入时，NIOS II CPU检测到来自串口的中断请求，进入对应的中断响应程序。首先对数据传输模式进行判断，P_flag默认值为0，表示非数据块输入模式。该模式下输入的数据有特定的结尾标志符组合，一旦检测到结束标志则发送已缓存的数据并完成状态清零以便下次接收；P_flag为1则为连续数据块输入，当Half_BAM0或Half_RAM1其中一块写满时即向DSP发出中断信号，DSP即进入中断服务程序读取数据。程序流程图如图5所示。
&&& 采用Altera FPGA芯片上的NIOS II CPU控制串口的优点是充分使用硬件资源，可以减轻DSP芯片的计算量。测试表明，NIOS II CPU工作频率为20．46 MHz，串口波特率设置为115 200，数据位为8 bit，各串口可以同时正常输入输出。多串口可以同时输入输出数据，由指令可以灵活配置传输模式，以适应不同数据传输类型的需求。
&&& 本文解决了单串口传输不能满足GPS高精度接收机对多种数据同时输入输出的要求，实现了GPS定位结果、RTK差分数据与外界的实时交换以及用户控制命令的输入。本方案的优点是通过增加各串口的输入／输出控制寄存器，使DSP芯片可以仅以两个GPIO资源实现原本需要3个串口输入／输出功能相对应的6个中断操作；采用NIOS II CPU进行多串口控制可以减少硬件调试时间，节约FPGA片内资源。不足之处是未实现串口波特率、数据位等实时配置。
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我是刚开始学习NIOS II的，觉得就应该从简单的起。
比如点亮LED啊，数码管啊。。。
但这些基础都要懂PIO。。。
具有Avalon接口的并行输入/输出(parallel input/output - PIO)核，在Avalon存储器映射（Avalon Memory-Mapped Avalon-MM）从端口和通用I/O端口之间提供了一个存储器映射接口。I/O端口既可以连接片上用户逻辑，也可以连接到FPGA与外设连接的I/O引脚。
PIO核提供容易的I/O访问用户逻辑或外部设备，在这种情况下“位控制”的方法是有效的。下面列举了几种应用的例子：
获取开关数据
控制显示设备
片外设备的配置与通信，例如特定应用的标准产品（ASSP）。
PIO核中断请求（IRQ）输出能够确定一个基于输入信号的中断。PIO是SOPC Builder提供的并且易于集成到任何由SOPC Builder创建的系统中。这一章包含下面的部分：
在SOPC Builder中实例化PIO核
软件编程模型
每个PIO核可以提供最多32个I/O端口。像微处理器这样的智能主机通过读/写寄存器映射的Avalon-MM接口控制PIO端口。在主机控制下，PIO核捕获输入端口的数据，并驱动数据到输出端口。当PIO端口直接与I/O引脚相连时，主机通过写PIO核中的控制寄存器对I/O引脚进行三态控制。图9-1是一个基于处理器系统使用多个PIO核的例子，其中，一个用于控制LED；一个用于捕获来自片上复位请求控制逻辑的边缘；另一个控制片外LCD显示。
在集成到SOPC Builder创建的系统时，PIO核有2种用户可见功能部件。
一个存储器映射的寄存器空间有4个寄存器：data、direction、interruptmask和edgecapture。
1~32个I/O端口。
I/O端口既可与FPGA内部逻辑相连接，也可驱动连接到片外设备的I/O引脚。寄存器通过Avalon-MM接口提供到I/O端口的接口。表9-2是这些寄存器的描述。在某些硬件配置中，某些不需要的寄存器不存在，读一个不存在的寄存器返回一个未定义值，而写一个不存在的寄存器无影响。
图9-1 使用多个PIO核的系统实例
数据输入/输出
PIO核的I/O端口既可以连接片上逻辑也可以连接片外逻辑，PIO核可以配置为输入、输出或双向。若用来控制双向I/O引脚，则PIO核提供具有三态控制的双向模式。
读和写数据寄存器的硬件逻辑是独立的。读数据寄存器返回当前输入端口的值；写数据寄存器影响驱动输出端口的值。由于这些端口是独立的，因此读数据寄存器并不返回上次写入的数据。
PIO核可配置为对输入端口进行边沿捕获（Edge Capture），它可以捕获低到高的跳变、高到低的跳变或者2种跳变均捕获。只要在输入端检测到边沿，该条件就会在edgecapture寄存器中指示。边沿的检测类型在系统创建时指明，且不能通过寄存器进行更改。
PIO核可以配置为在不同的输入条件下产生IRQ。IRQ产生的条件可以是下面两种：
Level-sensitive（电平检测） — PIO核硬件能检测一个高电平，可在核的外部插入一个“非”门来检测低电平。
Edge-sensitive（边沿检测） — PIO核的边沿捕获配置决定何种边沿类型能触发IRQ。
每个输入端口的中断可以分别屏蔽，中断屏蔽决定哪一个输入端口能产生中断。
图9-2显示了一个带输入和输出端口以及支持IRQ的PIO核配置方框图。
图9-2 带输入端口、输出端口和IRQ支持的PIO核
图9-3显示了一个双向模式、不支持IRQ的PIO核配置方框图。
图9-3 带双向端口的PIO核
Avalon-MM接口
PIO核的Avalon-MM接口由一个单个的Avalon-MM从端口组成。从端口有Avalon-MM读写传输的基本功能，Avalon-MM从端口提供IRQ输出，使PIO核能够确定中断。
在SOPC Builder中实例化PIO核
设计者在SOPC Builder中使用MegaWizard向导来配置硬件特性设置。下面描述可用的选项。
MegaWizard向导有基本设置（Basic Settings）和输入选项（Input Options）两个标签。
Basic Settings（基本设置）
Basic Settings（基本设置）标签页允许设计者指定PIO端口的宽度和方向。
Width（宽度）设置可以是1~32之间的任何整数值。如果设定值为n，则I/O端口宽为n位。
Direction（方向）设置有4个选项，如表9-1所示。
表9-1 方向设置
Bidirectional (tristate) ports
双向（三态）端口
在这种模式下，每个PIO位共享一个设备引脚用于驱动或捕获数据。每个引脚的方向可以分别选择。如果设置FPGA I/O引脚的方向为输入，引脚的状态为高阻三态。
Input ports only
在这种模式下，PIO端口只能捕获输入。
Output ports only
在这种模式下，PIO端口只能捕获输出。
Both input and output ports
输入/输出端口
在这种模式下，输入和输出端口总线是分开的，n位宽的单向总线。
Input Options（输入选项）
Input Options（输入选项）页允许设计者指定边沿捕获和IRQ产生设置。如果在基本设置页中选择了Output ports only（输出端口），Input Options（输入选项）页是不可用的。
边沿捕获寄存器
Synchronously Capture（同步捕获）
当Synchronously capture（同步捕获）打开时，PIO核包含边沿捕获寄存器， edgecapture。用户必须进一步指定边沿探测的类型：
Rising Edge（上升沿）
Falling Edge（下降沿）
Either Edge（上升下降沿）
在输入端口，当一个指定类型的边沿出现时，边沿捕获寄存器允许核探测并且（可选）产生一个中断。
当Synchronously capture（同步捕获）关闭时，edgecapture寄存器不存在。
Enable Bit Clearing for Edge Capture Register（边沿捕获寄存器的使能位清除）
打开Enable bit-clearing for edge capture register（边沿捕获寄存器的使能位清除），允许你单独清除一个或多个边沿捕获寄存器中的位。为了清除给定的位，写1到边沿捕获寄存器的位。例如，为了清除边沿捕获寄存器的位6，可以写到寄存器。
当Generate IRQ（产生IRQ）被打开，且一个指定的事件在输入端口发生时，PIO核可以断言一个IRQ输出，用户必须进一步指定IRQ事件的原因：
Level（电平）— 当一个指定的输入为高，并且在 interruptmask（中断掩码）寄存器中该输入的中断是使能的，核产生一个IRQ。
Edge（边沿）— 当在边沿捕获寄存器中一个指定的位为高，并且在interruptmask（中断掩码）寄存器中该位的中断是使能的，核产生一个IRQ。
当Generate IRQ（产生IRQ）关闭时，interruptmask寄存器不存在。
Simulation页允许你在仿真期间指定输入端口的值。开启Hardwire PIO inputs in test bench以在测试工作台中设置PIO输入端口为一个特定的值，并且在Drive inputs to域中指定值。
PIO核支持所有的Altera器件系列。
软件编程模型
这一节描述PIO核的软件编程模型，包括寄存器映射核用于访问硬件的软件结构。对于Nios II处理器用户，Altera提供了定义PIO核寄存器的HAL系统库头文件。PIO核不匹配由HAL支持的一般设备模型类型，所以不能通过HAL API或者ANSI C标准库访问。
Nios II嵌入式设计套件（Embedded Design Suite EDS）提供了几个例子设计，它们示范了PIO核的用法。特别是count_binary.c例子，使用PIO核驱动LED，并且用PIO边沿检测中断探测按钮按下。
与PIO核相关的软件文件是altera_avalon_pio_regs.h，该文件定义了PIO核的寄存器映射，提供符号常量来访问底层硬件。
寄存器映射
Avalon-MM主外设，例如CPU，通过4个32位寄存器控制并与PIO核通信，表9-2假定PIO核的I/O端口被配置为n位宽度。
表9-2 PIO核的寄存器映射
当前在PIO输入的数据值
驱动PIO输出的新值
方向寄存器 (1)
对于每个I/O端口独立的方向控制，0设置方向为输入；1设置方向为输出
Interruptmask
中断屏蔽寄存器 (1)
对每个输入端口IRQ允许/禁用。设置某位为1，允许相应端口的中断。
edgecapture
边沿捕获寄存器 (1), (2)
对每个输入端口的边沿检测。
指定输出端口的某位置1
指定输出端口的某位清0
(1) 该寄存器是否存在取决于硬件配置，如果寄存器不存在，读寄存器返回一个未定义的值，写寄存器无影响。
(2) 写任何值到edgecapture，会清0所有位。
数据寄存器
读从Data寄存器返回的呈现在输入端口的值。如果PIO核硬件被配置为output-only（只输出）模式，读data寄存器将返回一个未定义的值。
写data寄存器将存储值到寄存器中以驱动输出端口。如果PIO核硬件被配置为input-only（只输入）模式，写data寄存器无影响。如果PIO核硬件被配置为双向模式，则仅当在
direction（方向）寄存器中相应的位被置1（输出）时，被寄存的值才会出现在输出端口上。
方向寄存器
direction（方向）寄存器控制每个PIO端口的数据方向，假定端口是双向的，当位n在方向寄存器中被置1时，端口n在data（数据）寄存器的相应位驱动输出值。
仅当PIO核硬件被配置为双向模式时，direction寄存器才存在。模式（输入、输出或双向）在系统创建时指定，并且在运行时不能修改。在输入或输出模式中，direction寄存器不存在，在这种情况下，读direction返回一个未定义的值，写direction无影响。
在复位后，方向寄存器的所有位都是0，所以所有双向I/O端口都被配置为输入。如果那些PIO端口被连接到FPGA器件的引脚，则这些引脚保持高阻状态。在双向模式，为了改变PIO端口的方向，要重新编程direction寄存器。
中断屏蔽寄存器
设置interruptmask Register（中断屏蔽寄存器）中的位为1允许相应PIO输入端口中断。中断行为取决于PIO核的硬件配置。见“中断行为”。
interruptmask寄存器仅当硬件被配置为能产生IRQ时才存在。如果PIO核不能产生IRQ，读interruptmask返回一个未定义的值，写interruptmask无影响。
在复位后，所有interruptmask寄存器的位都是0，所以所有的PIO端口中断都被禁用。
边沿捕获寄存器
如果edgecapture（边沿捕获）寄存器中的位n被设置位1，在输入端口n上的边沿将会被探测到。Avalon-MM主外设能够读edgecapture寄存器以确定是否有一个边沿出现在任何PIO输入端口。写任何值到edgecapture将清除寄存器中的所有位。
要探测的边沿的类型在系统创建时就已经选定在硬件中。edgecapture寄存器只能在硬件被配置位捕获边沿时存在。如果PIO核没有被配置成捕获边沿，读edgecapture将返回一个未定义的值，写edgecapture无影响。
输出置位和输出清零寄存器
你可以使用输出置位和输出清零（outset和outclear）寄存器置1或清0指定的输出端口的位。例如，要设置输出端口的第六位，可以写0x40（）到outset寄存器。写0x08（）到outclear寄存器可清0输出端口的第3位。
这些寄存器只有在选择Enable individual bit set/clear output register寄存器为开启时才可用。
PIO核输出一个能够连接到任意在系统中的主外设的单个IRQ信号。主外设既能够读dagta寄存器，也能够edgecapture寄存器以确定那一个输入端口引发了中断。
当硬件被配置为电平敏感中断时，当data和interruptmask寄存器中相应的位是1时，IRQ被确定。当硬件被配置为边沿敏感中断时，当edgecapture和interruptmask寄存器中相应的位是1时，IRQ被确定。IRQ保持确定直到禁用interruptmask中相应的位或者写edgecapture相应的位以明确地确认为止。
PIO核配套的软件文件如下。该文件提供了对硬件的底层访问。应用程序开发者不要修改这些文件。
altera_avalon_pio_regs.h — 该文件定义了PIO核的寄存器映射，提供访问底层硬件的符号常数。该文件中的符号由设备驱动函数使用。
在默认安装Nios开发工具时，altera_avalon_pio_regs.h 文件在路径C:\altera\90\ip\altera\sopc_builder_ip\altera_avalon_pio\inc下。
altera_avalon_pio_regs.h 文件清单：
#ifndef __ALTERA_AVALON_PIO_REGS_H__
#define __ALTERA_AVALON_PIO_REGS_H__
#define IOADDR_ALTERA_AVALON_PIO_DATA(base)
__IO_CALC_ADDRESS_NATIVE(base, 0)
#define IORD_ALTERA_AVALON_PIO_DATA(base)
IORD(base, 0)
#define IOWR_ALTERA_AVALON_PIO_DATA(base, data)
IOWR(base, 0, data)
#define IOADDR_ALTERA_AVALON_PIO_DIRECTION(base)
__IO_CALC_ADDRESS_NATIVE(base, 1)
#define IORD_ALTERA_AVALON_PIO_DIRECTION(base)
IORD(base, 1)
#define IOWR_ALTERA_AVALON_PIO_DIRECTION(base, data)
IOWR(base, 1, data)
#define IOADDR_ALTERA_AVALON_PIO_IRQ_MASK(base)
__IO_CALC_ADDRESS_NATIVE(base, 2)
#define IORD_ALTERA_AVALON_PIO_IRQ_MASK(base)
IORD(base, 2)
#define IOWR_ALTERA_AVALON_PIO_IRQ_MASK(base, data)
IOWR(base, 2, data)
#define IOADDR_ALTERA_AVALON_PIO_EDGE_CAP(base)
__IO_CALC_ADDRESS_NATIVE(base, 3)
#define IORD_ALTERA_AVALON_PIO_EDGE_CAP(base)
IORD(base, 3)
#define IOWR_ALTERA_AVALON_PIO_EDGE_CAP(base, data)
IOWR(base, 3, data)
#define IOADDR_ALTERA_AVALON_PIO_SET_BIT(base)
__IO_CALC_ADDRESS_NATIVE(base, 4)
#define IORD_ALTERA_AVALON_PIO_SET_BITS(base)
IORD(base, 4)
#define IOWR_ALTERA_AVALON_PIO_SET_BITS(base, data)
IOWR(base, 4, data)
#define IOADDR_ALTERA_AVALON_PIO_CLEAR_BITS(base)
__IO_CALC_ADDRESS_NATIVE(base, 5)
#define IORD_ALTERA_AVALON_PIO_CLEAR_BITS(base)
IORD(base, 5)
#define IOWR_ALTERA_AVALON_PIO_CLEAR_BITS(base, data)
IOWR(base, 5, data)
/* Defintions for direction-register operation with bi-directional PIOs */
#define ALTERA_AVALON_PIO_DIRECTION_INPUT
#define ALTERA_AVALON_PIO_DIRECTION_OUTPUT 1
#endif /* __ALTERA_AVALON_PIO_REGS_H__ */
[1] Altera Corp. Quartus II Handbook, Volume 5. NII.0. Altera Corporation. March 2009.