IC版图设计-第三章_百度文库
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IC版图设计-第三章
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集成电路版图设计方法及发展趋势
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3秒自动关闭窗口【IC版图设计】和【PCB版图设计】的区别~~~~_百度知道
【IC版图设计】和【PCB版图设计】的区别~~~~
我看公司招聘电工程师候写‘IC版图设计工程师（非PCB版图设计）’两者区别我记读书候没概念啊~~~IC版图我认印制电路板设计PCB版图设计啊两者底区别别用软件啊IC版图设计用LATERPCB版图设计用cadenceIC版图设计能用cadence我问题点希望真高手帮我详细解读啊~~~~~谢绝复制激尽啊答我追加高我用完~~~~~~~~~
提问者采纳
ic指集电路版图设计ic设计步骤除验证步骤pcb电路板设计象宏观电路即使用做芯片搭建电路系统ic设计做芯片本身所版图设计（layout）芯片内部电路物理实现即使裸片肉眼看清线路实太般layout设计工具用比较cadencevirtuosopcb工具再给ic版图设计候吧~芯片部
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IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。
而PCB版图设计是PCB高速互连设计平台，即PCB设计和硬件仿真建模。
IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。
而PCB版图设计是PCB高速互连设计平台，即PCB设计和硬件仿真建模。
IC版图主要是微电子行业制作的芯片级别的版图，是在一块晶体硅上做掺杂而制成的芯片电路。常用的软件有Cadence，Synopsys等。PCB版图是在PCB板上将器件连接的版图。常用的软件有protel,pads等。像Cadence等软件，功能强大，既可以用来设计IC版图，也可以设计PCB版图。不知道你了解不了解大学专业里有这样两个专业“微电子OR集成电路设计”“电路与系统” ，前者涉及的主要是IC版图，后者主要涉及PCB版图。
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出门在外也不愁一、 选择题1、集成电路版图设计师共设 4 个等级，分别是__版图设计员__、__助理版图设计师__、__版图设计师__、__高级版图设计师__。2、元素周期表中一些元素（如硅锗）的电学特性介于金属与非金属之间，叫__半导体__。3、标准双极工艺基区方块电阻的典型范围为__100 ~ 200 Ohm/□__。4、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散又制作在一个__N阱__内。5、在零偏压下，这种电容能提供较大的单位面积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增大而逐渐__减小__。6、使用高介电常数的电介质，利用相对较小的区域制作__大电容器__。7、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结__反偏__，该接触也是的集电结和发射结并联，从而增大了总电容。8、品质因数的一般性原则寄生效应越小，Q__越大__。9、集电极开路时发射结击穿电压表示为 VEBO。对于标准双极型工艺制造的 NPN晶体管，VEBO大约 __7V__左右。10、当 NPN 晶体管的发射结和集电结都处于正偏时就会进入__饱和工作__状态。11、发射结齐纳二极管的发射区通常为圆形或椭圆形。采用圆形是为了防止发射区拐角处的__电场增强__。12、使用N型外延层，必须加入深的轻掺杂 P型扩散区用于制作 __NMOS___ 晶体管。13、MOS晶体管是__4__端器件。14、器件的几何图形加工精确的介质物理学对图像的大小和__层次__15、集成电路版图设计步骤：__线路图__、___版图__、__DRC__、__LVS__16、LayOut的含义是指：___版图__17、集成电阻通常由扩散或者沉淀层形成，通常可以用厚层一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为__方块电阻__。18、由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（0.5 ~ 100Ohm）的区域。对于发射区电子可以忽略__电压调制__和__电导调制效应__。19、在模拟BICMOS工艺中，发射区电阻可以直接置入__P型__外延层内。20、电容的标准单位为__法拉__。21、__多晶硅栅__可以用作多晶硅-多晶硅电容的下电极。22、单位面积电容与相对介电常数(电介常熟) 成__正比__关系23、流过导体的电流会在导体周围产生__磁场__。24、发射结和集电结的击穿决定了一个双极型晶体管的__最大工作电压__。25、发射极开路时集电极的击穿电压表示为 VCBO，绝大多数晶体管的集电区和基区都是__轻掺杂__的。26、二极管连接形式的晶体管可以作为一个很方便的基准__电压源__。27、使用 P型外延层，必须加入深的轻掺杂 N型扩散区用于制作 PMOS 晶体管。28、MOS晶体管是一种__电压__控制器件29、根据版图设计规则中的_poly__器件的最少沟道长度。30、电路图与布局结果对比是__LVS__。二、填空题1、集成电路版图设计按照对布局布线位置的限制和布局模块的限制来分：有__全定制__和__半定制__。2、导体分为__良导体__、__不良导体__。3、在标准双极工艺中，发射区电阻通常用做__功率管整流__、__电流敏感电阻__。4、电容存储的是__电场能量__。5、__电阻多晶硅层__可以用作形成上电极。6、流过导体的电流会在导体周围产生磁场。随着电流的变化，能量流入或流出这个磁场， 这些能量流沿着导体产生压降。 电流和电压关系可以定量的表示为：__ __。7、在线圈中每圈导线称为一匝，每匝产生的磁场也会通过其他所有匝，称为__磁耦合__。8、与 MOS管不同，BJT 要求有稳定的基极电流以维持集电极电流，因此双极型晶体管经 常被称做__电流控制__型器件。9、发射极饱和电流由很多因素决定，包括__基区和发射区扩散的杂质分布__以及__发射结的有效结面积__。10、双极型晶体管工作于相对较高的温度时容易产生一种失效机制，称之为__热击穿__。11、击穿电压小于6V且主要依据隧穿效应导电的二极管叫做__齐纳二极管__。12、MOS晶体管的类型:__增强型__、__耗尽型__。13、相邻晶体管之间的区域叫做__场区__。14、常见的几种静电放电ESD保护测试结构为：__人体__、__机械__、__充电器件__。15、集成电路版图设计按照对布局布线位置的限制和布局模块的限制来分：有__全定制__和__半定制__。16、集成电路版图设计按设计自动化程度来分：__手工设计__和__自动设计__。17、电阻非线性源于几个因素分别为：__自加热__、__强场速度饱和__、__耗尽区侵蚀__。18、如果导体中加入电荷， 导体内部就会产生电场， 电场的产生就意味着导体内电势的变化，这个关系可用下式定量表示：__Q=C*V__19、电容产生的电感方向与芯片表面积被成为__横向通向电容__。20、电感的标准单位定义为__亨利__。21、电流集边效应使高频下电感的串联电阻 Rs 急剧增大。__趋肤效应__是造成电流集边的原因之一。22、发射结电压表现为负温度系数，约为__-2mV/°C__。23、对于标准双极型工艺制造的 NPN晶体管 VCBO的值从__20V-120V__。24、存在稳定热点的晶体管经常会在关断时自毁。失效经常发生在电压远小晶体管所标VCEO的情况下。主要是因为集电结的雪崩效应产生的。这种意外的雪崩电压降低被称为_二次击穿__。25、击穿电压超过6V的二极管通常叫做__雪崩二极管__。26、NMOS 的背栅必须连在__低于或等于源极__的电位上而 PMOS 的背栅必须连在__大于或等于源极__的电位上。27、MOS 晶体管可用作开关或大功率调节。为了与低功率或者小信号器件加以区分，专门 为这类应用而设计的器件称为__功率晶体管__。28、版图可靠性，主要目的是：__避免天线效应__、__防止闩锁效应__、__静电放电ESD保护__、三、判断1、均匀掺杂材料中，方块电阻的单位是Ohm/□
（对）2、同等规格的方块电阻参数N阱的方块电阻参数大于多晶硅的。（对）3、多层金属相互交叉形成堆叠电容器， 可以部分解决单位面积电容较大的问题。 （错）4、很多 CMOS 和BiCMOS 工艺已经包含了多层的多晶硅，所以多晶硅-多晶硅电容不需要额外的掩模步骤。 （对）5、品质因数的一般性原则Q值和频率相关。
（对）6、热击穿和二次击穿通过限制晶体管的工作条件来避免。
（对）7、饱和的NPN管还可以提供希望的衬底电流，饱和也会引起一种称为电流翘曲的失效机制。 （错）8、少子保护环可以防止闩锁效应，但是在 CMOS 工艺中容易实现。
（错）9、与双阱工艺相比，单阱工艺简单且成本低，但亚微米工艺通常需要（两）种阱。（对）10、N阱CMOS工艺中，为保证电路的功能，N阱接在电路的最低电位。（错）11、导体具有允许电流通过它流动的能力。（对）12、电阻率又称为电导率。（错）13、由于成本原因，片上集成电容不会超过几百皮法，大的电容都是采用片内方式实现。 （错）14、很多 CMOS 和BiCMOS 工艺已经包含了多层的多晶硅，所以多晶硅-多晶硅电容不需要额外的掩模步骤。
（对）15、制造多个电感，并使之发生磁耦合这样的结构称为变压器。集成变压器很少使用。 （对）16、热电压 VT与绝对温度线性相关，在 298K（25°C）时为 26mV 。 （对）17、基极开路时集电极和发射极间的击穿电压用 VCEO 表示，由于β倍增效应，VCEO 比 VCBO要大得多。
（错）18、器件跨导k决定了在给定Vgst的情况下流过MOS管的漏极电流大小， 可表明一个MOS管的尺寸。
（对）19、MOS晶体管器件跨导随着温度的升高而升高。
（错）20、衬底或者阱也被称为MOS晶体管的阱。
（错）四、简答题1.集成电路版图设计的重要性有哪些？1).版图设计是集成电路产品设计中重要的一环。2). IC 版图设计师的主要职责是通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。3).版图设计工程师就是根据产品前段设计电路或文件要求，按照工艺设计规则，设计产品的版图；4). 对产品版图进行规则检查，电路与版图匹配检；5).完成用于生产加工的产品最终设计。2.什么是电容？答：电容是一类用于耦合交流信号、构建延迟和相移网络的无源器件。电容存储的是电场能量。3. 简述多晶硅发射极晶体管的优点？1） 高发射极注入效率：使得基区可以通过提高掺杂浓度来减小基极电阻。2） 生成的发射结深度可以被精确的控制。3） 中性基区宽度的减小可降低基区渡越时间并提高晶体管的速度。4） 更薄的基区和发射区同样允许使用更薄的外延层，极大地减小了深N+和N 阱的横向扩散，大大减小了晶体管的整体尺寸。4.什么是阈值电压？影响因素有哪些？阈值电压Vt 是指当背栅与源极连接在一起时使能栅介质下面恰好产生沟道所需要的栅源电压。MOS 管的阈值电压与以下因素有关：栅极电材料，背栅掺杂，栅氧化层厚度，表面态电荷密度，氧化层中的电荷密度（固定点荷和可用电荷）。5.集成电路版图的定义，内涵，实质？1）集成电路版图定义：集成电路的版图就是为集成电路制造所用的掩膜上的几何图形。2）集成电路版图内涵：集成电路的版图是集成电路设计到集成电路制造不可却少的技术环节。3）集成电路版图实质：版图（Layout）设计或者称作物理（Physical 设计是把每个原件的电路表示转换成图形集合表示，同时，元件间连接的线网也被转换成几何连线图形。6.解释下面三种图的物理意义？电路中所采用的电容符号有很多种。图A 表示普通电容的标准符号，在电路中，这种符号会另外加以说明，包括电容的类型，电容值和极板类型。图B 所示用于表示管状金属薄电容器的符号。图C 代表结电容有箭头的表示P 电极（阳极），没箭头代表N 电极（阴极）。7.简述NPN 功率双极晶体管的失效机理？1） 发射极去偏置：功率晶体管中可能发生的不均匀的电流分布，由于外基区、发射区及各自连线上的电压降引起的。2） 热击穿和二次击穿都是由于流过晶体管某一部分的电流过大造成的。8. 什么叫MOS晶体管热点安全工作区？MOS 晶体管可用作开关或大功率调节。为了与低功率或者小信号器件加以区分，专门为这类应用而设计的器件称为功率晶体管。一般把安全工作区（SOA）边界的这两部分称为电学SOA 与热电SOA。五、应用题1.CMOS闩锁效应的实质是什么？解释其工作机理？当源/漏扩散区相对背栅正偏时，会向邻近器件的反偏结注入少子。相邻的NMOS 和PMOS 晶体管相互交换少子会引发CMOS 闩锁效应。少子保护环可以防止闩锁效应，但是在CMOS 工艺中不易实现。2. 详尽描述MOS 晶体管的匹配规则1）采用相同的叉指图形2）采用大面积的有源区3）对于电压匹配，保持较小的Vgst 值4）对于电流匹配，保持较大的Vgst 值5）采用薄氧化层器件代替厚氧化层器件6）使用晶体管的方向一致7）晶体管应相互靠近8）匹配晶体管的版图应尽可能紧凑9）如果可能，应采用共质心版图结构10）避免使用极短或者极窄的晶体管11）在晶体管的末端放置陪衬（虚拟）段12）把晶体管放置在低应力梯度区域13）晶体管应与功率器件距离适当14）有源栅区上方不能放置接触孔15）金属布线不能穿过有源栅区16）使所有深扩散结远离有源栅区17）精确匹配晶体管应放置在芯片的对称轴上18）不要让NBL 阴影与有源栅区相交19）用金属条连接栅叉指20）尽量使用NMOS 晶体管而非PMOS 晶体管。3.详尽描述并画图描述MOS工艺中的多层栅氧化过程？采用分阶段氧化或刻蚀－－再生长技术可实现多层栅氧化。分阶段氧化（stageoxidation）需要对每个栅电极进行单独的多晶硅淀积。A. 先生长最薄的栅氧化层，然后再淀积第一层多晶硅B. 光刻后，多晶硅就作为连续栅氧化层掩膜C. 在栅氧化层完成后，淀积第二层多晶硅并光刻如果只有一层多晶硅的工艺可以使用刻蚀—再生长技术代替分阶段氧化，则刻蚀—再生长工艺无须多一次多晶硅淀积，而要增加一步掩膜步骤。D. 曝光的氧化层区域被刻蚀掉，此后继续进行栅氧化E. 在刻蚀过的区域上形成了薄栅氧化层，而未经过任何处理的区域上则成为厚氧化层F. 现在淀积一层多晶硅就可以形成薄氧和厚氧晶体管的栅极在刻蚀过的区域上形成了薄栅氧化层，而未经过任何处理的区域上则成为厚氧化层。下图对比了分阶段氧化与刻蚀－－再生长两种方法的版图。4、什么是介质击穿，介质击穿的防护措施有哪些？介质击穿是指受过量电压或其他形式的过应力影响的绝缘体退化或最终失效。现代CMOS 和BiCMOS 工艺使用超薄介质层。介质击穿涉及一种称为隧穿的过程，即允许载流子字短距离穿越似乎难以逾越的势垒。它分为直接电子隧穿，陷阱助隧穿，Fowler-Nordheim 隧穿。防护措施：所有不同形式的介质击穿都是由于氧化层或其他薄绝缘层上承受的过强电场造成的，因此，避免过强电场的出现可以起防护作用，但很难精确决定
多强的电场会达到过量。制造过程中的不同问题都会减小工艺的栅氧完整性（GOI），过压应力测试（OVST）可以在器件送达客户之前检测出GOI 缺陷。关注微信号eetop-1，回复以下字母数字，阅读相关文章 ms01
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前端做起吧要始做端
前端一般要硕士，感觉要求要高一点，现在最主要的是在犹豫做版图设计好还是测试好，做版图一般都是进研发，不过好像涉及不到Verilog，做测试的话可能是在工厂，不过听说会涉及到一些Verilog
搞IC设计这一行，不能急于求成，不管从哪里开始，都只是一个起点。要想长时间在这一行里混，不要说前端还是后端，你必须数字、模拟、软件、硬件全部要懂。
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