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硕士论文基于FSK的电力载波通信SoC芯片设计与验证.pdf62页
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学校代码 10487
硕士学位论文
基于FSK 的电力载波通信SoC
芯片设计与验证
学位申请人： 刘 洋
学科专业： 集成电路工程
指导教师： 缪向水 教授
答辩日期： 2012 年5 月 18
A Dissertation Submitted
in Partial Fulfillment
of the Requirements
for the Degree of Master of Engineering
Design and Verification of Power Line
Communication SoC chip Based on FSK
IC Engineering
Supervisor
Prof. Miao Xiangshui
University of Science & Technology
430074, P. R. China
独创性声明
本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得
的研究成果。尽我所知，除文中已经标明引用的内容外，本论文不包含任何其他
个人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集
体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。
学位论文作者签名：
学位论文版权使用授权书
本学位论文作者完全了解学校有关保留、使用学位论文的规定，即：学校有权
保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。
本人授权华中科技
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MC74F657ADW 供应信息 IC Datasheet 数据表 (1/5 页)
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MC74F657ADW
&八路双向收发器具有8位奇偶校验发生器检查器（ 3态输出）&[OCTAL BIDIRECTIONAL TRANSCEIVER WITH 8-BIT PARITY GENERATOR CHECKER (3-STATE OUTPUTS)]
型号：&&MC74F657ADWPDF文件：
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描述：&&八路双向收发器具有8位奇偶校验发生器检查器（ 3态输出）[OCTAL BIDIRECTIONAL TRANSCEIVER WITH 8-BIT PARITY GENERATOR CHECKER (3-STATE OUTPUTS)]文件大小：&&125 KPDF页数：
&&5 页联系供应商：&& 品牌Logo:
&&&&MOTOROLA [ MOTOROLA, INC ]
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中文翻译版 (新)
MC74F657A,B八路双向收发器， 8位奇偶发电机CHECKER（三态输出）该MC74F657A和MC74F657B是八路双向收发器与8位奇偶校验发生器/校验器和三态输出。A和B选项是更快版本的F657 ，并包含8非反转与三态输出缓冲器和一个8位奇偶校验发生器/检验。这些器件适用于面向总线的应用。该缓冲器具有24毫安的在A端口，保证电流吸收能力和64毫安在B端口。发射/接收（T / R）输入决定的方向数据流通过双向收发器。发送（高电平有效）恩从A口与B口冷杉数据;接收（低电平有效）允许数据从B端口到端口。o高阻抗NPN基输入为减少加载（ 20uAin高电平和低电平状态）o理想的应用场合高输出驱动和轻型客车装载是必须的（ IIL是20uA与600快速性病uA)o结合了F245和F280A功能于一体包o三态输出oB输出，奇偶校验，错误，陷落64 mA和源15毫安o15毫安源电流o输入二极管终止的影响o无毛刺输出在上电和掉电o高阻抗输出在电源关闭oESD保护& 4000伏引脚分配OE24B023B122B221B3 GND GND B420191817B516B615B7奇偶1413241八路双向收发器， 8位奇偶发电机CHECKER（三态输出）FAST (TM)肖特基TTL241?后缀陶瓷的CASE 758-01241? SUF科幻X塑料CASE 724-03DW后缀SOICCASE 751E -03订购信息MC74FXXXAJ/BJMC74FXXXAN/BNMC74FXXXADW/BDW陶瓷的塑料SOIC1T / R2A03A14A25A3867A4 A5 VCC9A61011 12A7 ODD / ERROR连逻辑符号23456891012411A0 A1T / ROE偶数/奇数B0B1A2A3A4A5A6A7奇偶错误1312B2B3B4B5B6B72322212017161514快速和LS TTL数据4-247　您现在的位置：&&>>&&>>&&>>&主板芯片组?什么是ECC校验正文
主板芯片组?什么是ECC校验
主板芯片组?什么是ECC校验
作者/编辑：学习资料
　　ECC内存即纠错内存，简单的说，其具有发现，纠正错误的功能，一般多应用在高档台式电脑/服务器及图形站上，这将使整个电脑系统在工作时更趋于稳定，。
　　内存是一种电子器件，在其工作过程中难免会出现错误，而对于稳定性要求高的用户来说，内存错误可能会引起致命性的问题。内存错误根据其原因还可分为硬错误和软错误。硬件错误是由于硬件的损害或缺陷造成的，因此数据总是不正确，此类错误是无法纠正的；软错误是随机出现的，例如在内存附近突然出现电子干扰等因素都可能造成内存软错误的发生。
　　为了能检测和纠正内存软错误，首先出现的是内存“奇偶校验”。内存中最小的是比特，也称为“位”，位有只有两种状态分别以1和0来标示，每8个连续的比特叫做一个字节（byte）。不带奇偶校验的内存每个字节只有8位，如果其某一位存储了错误的值，就会导致其存储的相应数据发生，进而导致应用程序发生错误，《》()。而奇偶校验就是在每一字节（8位）之外又增加了一位作为错误检测位。在某字节中存储数据之后，在其8个位上存储的数据是固定的，因为位只能有两种状态1或0，假设存储的数据用位标示为1、1、1、0、0、1、0、1，那么把每个位相加（1＋1＋1＋0＋0＋1＋0＋1＝5），结果是奇数。对于偶校验，校验位就定义为1，反之则为0；对于奇校验，则相反。当CPU读取存储的数据时，它会再次把前8位中存储的数据相加，计算结果是否与校验位相一致。从而一定程度上能检测出内存错误，奇偶校验只能检测出错误而无法对其进行修正，同时虽然双位同时发生错误的概率相当低，但奇偶校验却无法检测出双位错误。
　　ECC（Error Checking and Correcting，错误检查和纠正）内存，它同样也是在数据位上额外的位存储一个用数据加密的代码。当数据被写入内存，相应的ECC代码与此同时也被保存下来。当重新读回刚才存储的数据时，保存下来的ECC代码就会和读数据时产生的ECC代码做比较。如果两个代码不相同，他们则会被解码，以确定数据中的那一位是不正确的。然后这一错误位会被抛弃，内存控制器则会释放出正确的数据。被纠正的数据很少会被放回内存。相同的错误数据再次被读出，则纠正过程再次被。重写数据会增加处理过程的开销，这样则会导致系统性能的明显降低。如果是随机事件而非内存的缺点产生的错误，则这一内存地址的错误数据会被再次写入的其他数据所取代。
　　使用ECC校验的内存，会对系统的性能造成不小的影响，不过这种纠错对服务器等应用而言是十分重要的，带ECC校验的内存价格比普通内存要昂贵许多。　　〔主板芯片组?什么是ECC校验〕随文赠言：【受惠的人，必须把那恩惠常藏心底，但是施恩的人则不可记住它。――西塞罗】
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固态存储的低密度奇偶检验纠错
发表于：14年04月02日 09:13 [编译]
[导读]为了避免在每次出错后重新读数据或重新发送数据，存储和连网系统都配备了内置纠错码技术。 所需的纠错码强度随存储或连网系统的原始误码率以及最终解决方案可接受的输出误码率不同而不同。
日存储在线编译：纠错码技术比如低密度奇偶校验码早就有了，它存在的时间比大多数读者的年龄还要长。原因是：没有哪一种存储或传输媒介是完美的，它们都存在某种程度的错误。 为了避免在每次出错后重新读数据或重新发送数据，存储和连网系统都配备了内置纠错码技术。 所需的纠错码强度随存储或连网系统的原始误码率以及最终解决方案可接受的输出误码率不同而不同。本文介绍了低密度奇偶检验（LDPC）码技术，它是一种非常强大的纠错码技术，在当前最流行的存储媒介NAND闪存上应用得越来越多。对固态硬盘纠错的需求NAND闪存是一种非易失性、固态存储媒介，与旋转磁场媒介比如硬盘相比，它有四项优势：性能更强、密度更高、可靠性更高和功耗更低。这些优势让闪存特别适用于便携式设备以及高性能固态硬盘和服务器端高速缓存系统。但是NAND闪存也有其弱势，它的存储单元会因为每次程序写数据/删数据而略有磨损。每当存储单元磨损时，它精确保持特定电荷状态的能力就会减弱，从而导致读数据误码率上升。 到一定程度之后，那些错误就不能被纠正了，存储单元就不能用了。纠错能力越强，闪存单元的可用寿命就越长。换句话说，强大的纠错码技术会让存储单元变得更弱，而且读数据的可靠性也会更强。 到目前为止，象Bose-Chaudhuri-Hocquenghem（BCH）和Reed-Solomon（RS）那样的纠错码技术在固态存储解决方案中的使用效果一直还不错。但是随着芯片制造工艺的改进，以及单级单元向双级单元或三级单元进化导致存储密度增加，那种情况肯定会发生变化。在更小的单元中储存更多的数据会让更小尺寸的存储设备具备更高的存储空间，但是存储单元尺寸变小以及密度的增加会使电量减少并导致存储单元中储存的数据的原始误码率上升。NAND闪存提供了固定数量的备用存储空间，例如为每1K字节的用户数据提供80字节的备用存储空间。 鉴于那些固定存储空间的存在，BCH和RS纠错码技术只能达到一定的原始误码率，当存储单元的变质程度达到一定的水平之后，就会出现无法纠正的错误。能够经受住更高原始误码率的纠错技术会让存储单元进一步变质，从而导致NAND闪存的P/E周期更长。LDPC 101低密度奇偶检验解码是一种可追溯到上个世纪六十年代的强大纠错算法。问题是：LDPC解码对计算能力的依赖性很强，它花了多年的时间去等待处理器性能提高（包括从真空管向集成电路转变）， 以便让算法能够实时运行。LDPC纠错码最早在十年前被应用于电信行业，主要用于纠正各种媒介上的传输错误码。例如，它们现在被用于10GBase-T以太网，以及作为高吞吐量PHY规范的一部分用于802.11n和802.11ac Wi-Fi标准。 最近，LDPC纠错码已经被用于硬盘中的磁性媒介的纠错。LDPC纠错码技术的复活尚未引起固态存储行业的注意。很多大学和厂商正在研究将LDPC纠错码用于下一代闪存控制器中的纠错的最佳方案。这项工作已经导致某些商业应用的出现，那些商业应用不久将在固态硬盘和闪存高速缓存产品中出现。包括LDPC纠错码技术在内的所有纠错码技术都有可能在特定原始误码率条件下失效。 你可以用丢硬币的方式来验证这一点，结果可能连续丢出32个人头。当然这种情况出现的概率不高，但并非不可能。 固态硬盘纠错码技术的设计目标可能只有10%到15%的概率在不高于某个限制的原始误码率的情况下遇到无法校正的错误，那个限制与NAND闪存的预期寿命有关。与BCH相比，LDPC纠错码能够满足相同的概率目标，因此它能从NAND闪存单元中获得更多的P/E周期。需要指出的是，某些企业级固态硬盘和闪存高速缓存解决方案包括了检测或修补不能被纠错码检测并纠正的任何错误的规定。其中有两条规定是端到端循环冗余校验（CRC）和类似于RAID的数据保护。 在性价比和可用容量上的轻微副作用会让它适用于业务关键应用。使用LDPC纠错码技术时有两类解码方式，一种是硬件决定，一种是软件决定。硬件决定型解码技术的纠错率堪比BCH纠错码技术。 硬件决定型解码技术在两个相邻存储状态之间只使用一个量化电平，它实际上是每字节基础上的二进位解码技术。这会让硬件决定型LDPC（HLDPC）解码技术具备合理的性能。 但是与BCH纠错码技术相比，HLDPC解码技术在纠错率上并无丝毫改进。与HLDPC解码技术相比，软件决定型LDPC（SLDPC）解码技术使用的每字节量化水平更高。每字节并不仅仅是指一个0或者一个1，而是它是0或1的概率。 每字节的概率提供的更多信息是什么令SLDPC解码技术有了这么高的纠错性能。信息越多，纠错能力就越强。鉴于硬件决定型解码技术是一种纯二元技术，软件决定型解码技术需要深入到相邻存储状态之间的模拟电平之中。鉴于这个原因，很多机制需要使用相当复杂的数字信号处理技术，将从不同的参考电压电平上的NAND闪存单元中读出的数据转换成概率，由SLDPC解码技术处理。在某些复杂的系统中，每当硬件决定型解码技术不能纠正错误时，软件决定型LDPC解码技术就会接手。各种软件决定型机制都有可能，其中有些技术还可明显改善纠错性能。 这就是为什么软件决定型解码技术目前引领着最新型闪存纠错码技术。为了保护知识产权，厂商们都不愿公布太多与它们使用的机制有关的信息，但它有可能提供一些洞察力。正如可预期的那样，软件决定型解码技术相对更强的纠错能力是有代价的，那就是它的延迟时间会比较长。这主要有两个原因。 其中一个原因是NAND闪存单元需要在各种参考电压电平上执行更多精确读数据操作和/或搜集更多与NAND闪存单元的误差特性有关的信息；另一个原因是需要对结果执行更多复杂的数字信号处理和复杂的算法解码。有一种技术可以将延迟时间最小化同时保留SLDPC解码技术的纠错能力，那就是只有在需要修正错误时才逐步执行越来越强的软件决定型解码技术。解决的办法有一个，即在快速HDLPC解码技术上建5个这种水平的SLDPC解码系统。 图1：只有当硬件决定型解码技术失效时才逐步使用越来越强（同时也越来越慢）的软件决定型解码技术可以将LDPC解码技术的延迟时间最小化。软件决定型解码技术的性能是可以通过使用高级数字信号处理技术和多处理器并行技术得到提高的。与具体应用对应的数字信号处理技术能够更迅捷和精确地处理闪存单元电压检测，在更低的SLDPC解码水平上修正错误，而并行处理技术是一种能够在各个层次上加快解码速度的常用技术。提高性能的另一种做法是增加超额准备的内存数量，以备未来纠错所用。当NAND闪存芯片是全新的并且出错率很低的时候，纠错所需的存储空间就很少。 当存储单元开始磨损，原始出错率提高的时候，为纠错分配更多存储空间就有助于提高纠错性能。使用这种自适应的纠错存储空间分配技术的目标是在容量和耐久性之间达到一种平衡。还有另一种技术涉及到预期和减少原始误码的各种来源（例如P/E循环、留存、读干扰等等）。 如果管理得当，这些错误来源就能通过硬件决定型LDPC解码技术得到解决。 因此，找出出错的原因以及减少这些错误来源的影响是避免性能受到影响的有效做法，否则就会造成利用速度相对较慢的软件决定型LDPC解码技术去修正那些错误来源。结论这在现实中意味着什么？ 这意味着下一代固态存储解决方案会有更高的闪存耐用性和更高的存储容量。NAND闪存芯片在出现高得不可接受的误码率之前将指定拥有一定数量的P/E周期。 LDPC纠错技术能够利用更高的原始误码率满足输出误码率要求，因此可以极大地拓展NAND闪存的可用P/E周期。这些技术可以让20纳米以下的三级单元芯片能够在高容量、高性能固态硬盘和闪存高速缓存解决方案中具备商业可行性。当然，LDPC纠错码和外形更小/存储密度更高的芯片并非固态存储技术的唯一进展。实际上，在提高耐用性、提高性能和可靠性以及降低能耗方面，还有更多其他的技术可用。 这些技术包括数据简化来将写数据、写放大和磨损水平最小化，让所有的单元的使用寿命跟主平板电脑、PC或服务器的使用寿命相当。
[责任编辑：朱朋博]
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