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10进制加法计数器课程设计
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A experimental improvment of asynchronous decimal carry counter
异步十进制加法计数器的实验改进
This paper analysis the errors of experimental circuit on a asynchronous decimal carry counter, introduces a typical circuit on a asynchronous decimal carry counter.
分析了一个异步十进制加法计数器实验电路的错误 ,介绍了异步十进制加法计数器典型电路。
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This paper analysis the errors of experimental circuit on a asynchronous decimal carry counter, introduces a typical circuit on a asynchronous decimal carry counter.
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异步任意值计数器的设计
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GAL十进制可逆计数器的设计
查询“异步十进制加法计数器”译词为用户自定义的双语例句&&&&我想查看译文中含有：的双语例句
没有找到相关例句 This paper advances a new methodology to determine the Karnangh Map for the second state of tirggers in the design of asynchronous counters. With an asynchronous decimal counter being taken as an example, the advantages for the new methodology is disscussed. 本文探讨了异步计数器设计中确定触发器次态卡诺图的一种新方法一依据时序图确定为０为１最小项法，并以一个异步十进制加法计数器的设计为例，论述了新方法的先进之处． This paper analysis the errors of experimental circuit on a asynchronous decimal carry counter, introduces a typical circuit on a asynchronous decimal carry counter. 分析了一个异步十进制加法计数器实验电路的错误 ,介绍了异步十进制加法计数器典型电路。&nbsp&相关查询
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十进制计数器
同步十进制加法计数器
下表为状态表
计数脉冲数
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十进制加法计数器仍由四个主从型JK触发器组成，J,K端的逻辑关系式：
由上述逻辑关系式可得出下图所示的四位同步十进制加法计数器的逻辑图
&&& 下图是CT74LS290型二－五－十进制计数器的逻辑图，外引线排列图和功能表。
和是清零输入端，和是置“9“输入端
而后逐步由现状态分析下一状态（从初始状态“0000“开始），一直分析到恢复”0000“为止。可知为8421码十进制计数器
1)只输入计数脉冲C0,由Q0输出，F1-F3三位触发器不用，为二进制计数器。
2)只输入计数脉冲C1，由Q3,Q2,Q1端输出，为五进制计数器
3)将Q0端与C1端联接，输入计数脉冲C0。这时，由逻辑图得出各位触发器的J,K端的逻辑关系式：三位的十进制加法计数器的VHDL语言
三位的十进制加法计数器的VHDL语言
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【小白求助】有关十进制加法计数器的问题~
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
& &&&PORT(CLK,RST,EN:IN STD_LOGIC;
& && && && && && && && && &&&CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
& && && && && && && && &&&COUT:OUT STD_LOGIC);
END CNT10;
ARCHITECTURE behav OF CNT10 IS
& &&&PROCESS(CLK,RST,EN)
& && && & VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0);
& &&&BEGIN
& && && & IF RST='1' THEN
& && && && && && &CQI:=(OTHERS=&'0');
& && && & ELSIF CLK'EVENT AND CLK='1' THEN
& && && && && && &IF EN='1' THEN
& && && && && && && && & IF CQI&9 THEN
& && && && && && && && && && &&&CQI:=CQI+1;
& && && && && && && && &ELSE
& && && && && && && && && && &&&CQI:=(OTHERS=&'0');
& && && && && && && && &END IF;
& && && && && && &END IF;
& && && &&&END IF;
& && && &&&IF CQI=9 THEN
& && && && && && &COUT&='1';
& && && &&&ELSE
& && && && && && &COUT&='0';
& && && & END IF;
& && && & CQ&=CQI;
& &&&END PROCESS;
我们这学期正在学EDA，这是课本上的一段程序，我仿真过了，都没有问题~
我不懂的地方：
1、& && && && &&&IF CQI&9 THEN
& && && && && && && && && && &&&CQI:=CQI+1;
& && && && && && &&&ELSE
& && && && && && && && && && &&&CQI:=(OTHERS=&'0');
& && && && && && &&&END IF;
执行这个语句时，不是应该当检测到CQI=9时，就把CQI归零了吗？那么为什么下面还有一个
& && && &&&IF CQI=9 THEN
& && && && && && &COUT&='1';
& && && &&&ELSE
& && && && && && &COUT&='0';
& && && & END IF;
CQI怎么还会等于9呢？
2、为什么比较时，可以写CQI&9，而赋值时就不能直接写CQI:=9呢？
求各路大神指教~~~先谢谢啦~~~
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CQI 是变量，所以只能：=
需要理解一个PROCESS 信号非阻塞赋值顺序执行含义！
嗯，可是， CQI 的定义是
VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0); 是一个4位二进制的变量呀，为什么可以让CQI直接跟十进制数9做比较，而不能直接用十进制整数给它赋值呢？~~~
另外，你说的第二点，我不&
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回复 沙发 eeleader 的帖子
嗯，可是， CQI 的定义是& &&&VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0); 是一个4位二进制的变量呀，为什么可以让CQI直接跟十进制数9做比较，而不能直接用十进制整数给它赋值呢？~~~
另外，你说的第二点，我不太懂...是说CQI&9和CQI=9的判断是并行的吗？可不可以讲得稍微详细点呐？
上善若水 顺其自然
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第1点：理解并行执行的意思！这个CQl 肯定会有 =9的时候，只有当下一个时钟的上升沿到来时，检测到=9时--》》 CQI:=(OTHERS=&'0');& &同时 COUT&='1';
第2点：比较是可以对于不同的数据类型是可以直接使用的，但要是赋值的话不行，只能转换：
CONV_STD_LOGIC_VECTOR(CQI,4); 使用前在前面加上use ieee.std_logic_unsigned.
:Sad: 我晕头转向了...我查到的资料里说PROCESS里面的语句都是顺序执行的，为什么还会有并行执行呢...另外，并行是指每个IF语句之间的并行吗？...我刚刚学，真的很糊涂:Cry:&
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我晕头转向了...我查到的资料里说PROCESS里面的语句都是顺序执行的，为什么还会有并行执行呢...另外，并行是指每个IF语句之间的并行吗？...我刚刚学，真的很糊涂
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书上说的PROCESS里的并行你理解错了吧。
if&&A&&then
if&&B then
这里面两个if相对来说虽然在一个process里。但是他们也是并行的。 if里面的东西你可以理解为顺序的。 不同的process也是并行的。
嗯，我的理解方式出了问题，还是拿软件语言的思路去理解的...今天查阅了书上相关的内容，大致意思是说，PROCESS里面的语句是顺序执行的，但是完成对信号的赋值是在END PROCESS这个语句时才发生的，各个赋值语句之间&
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嗯，我的理解方式出了问题，还是拿软件语言的思路去理解的...今天查阅了书上相关的内容，大致意思是说，PROCESS里面的语句是顺序执行的，但是完成对信号的赋值是在END PROCESS这个语句时才发生的，各个赋值语句之间的延时非常短，可以看成是并行~&&这样理解是对的吗？
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PROCESS中语句，可以这样说，通过触发方式，在PROCESS结束时，一起赋值的。
已经明白了，谢谢你~也谢谢abcd1369的帮助~:carnation:&
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