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半导体制造技术题库答案
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半导体掺杂技术的介绍
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第一类是提供载流子的受主杂质或施主杂质（如Si中的B://a；第二类是产生复合中心的重金属杂质（如Si中的Au）://a、P.hiphotos，即高温（热）扩散和离子注入半导体的常用掺杂技术主要有两种./zhidao/wh%3D450%2C600/sign=/zhidao/pic/item/b738d310d5efab41bb051f919eca7.baidu。掺入的杂质主要有两类./zhidao/wh%3D600%2C800/sign=6a65d9e16c63fb774c7c0/b738d310d5efab41bb051f919eca7。
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出门在外也不愁&>&&>&国际半导体技术发展路线图
国际半导体技术发展路线图 30005字 投稿：黎譡譢
浅析光伏逆变器的技术发展路线 摘要：本文简要分析了光伏逆变器的技术发展路线，重点分析了未来逆变器技术发展的和方向，给出了微电网逆变器的技术特点和典型应用案例，最后简要介绍了北京昆兰新能源技术研发的基本情况。 关键词：光伏逆变器 微电网 北京昆兰 在光…
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前言 目前的能源供应和使用趋势在经济、环境和社会方面显然无法持续发展。如果不采取果断行动，能源相关的CO2排放到2050年将增加一倍以上，而且，石油需求增加将加强对供应安全的关注。我们能够而且必须改变我们目前的发展道路，但这需要一次能源革命，低碳能源…
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国际半导体技术发展路线图
（１）（ＩＴＲＳ）２０１３版综述
黄庆红1译，黄庆梅2校
（1.工业和信息化部电子科学技术情报研究所，北京，100040;
北京，.北京理工大学光电学院，
（TheInternationalTechnologyRoadmapforSemiconductors，摘要：国际半导体技术发展路线图ITRS）自1999年第1版问世后，每偶数年份更新，每单数年份进行全面修订。ITRS的目标是提供被工业界广泛认同的对未来15年内研发需求的最佳预测，对公司、研发团体和政府都有指导作用。路线图对提高各个层次上研发投资的决策质量都有重要意义。本篇是连载一。关键词：国际半导体技术发展路线图；2013版
InternationalTechnologyRoadmap
forSemiconductors（2013Edition）
HUANGQing-hong1,HUANGQing-mei2
（1.ElectronicTechnicalInformationResearchInstitute,MII.Beijing.SchoolofOptoelectronics,BeijingInstituteofTechnology,Beijing100081,China）
（ITRS）publishedin1999.Sincethen,theAbstract:ThefirstInternationalTechnologyRoadmapforSemiconductors
ITRShasbeenupdatedineven-numberedyearsandfullyrevisedinodd-numberedyears.TheoverallobjectiveoftheITRSistopresentindustry-wideconsensusonthe“bestcurrentestimate”oftheindustry’sresearchanddevelop-mentneedsouttoa15-yearhorizon.Assuch,itprovidesaguidetotheeffortsofcompanies,universities,governments,andotherresearchprovidersorfunders.TheITRShasimprovedthequalityofR&Dinvestmentdecisionsmadeatalllevelsandhashelpedchannelresearcheffortstoareasthatmostneedresearchbreakthroughs.2013Keywords:ITRS；
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２０１４·９·184期）25
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ＣｈｉｎａｌｎｔｅｇｒａｔｅｄＣｉｒｃｕｌｔ
１．１不断变化的环境简介
半导体工业诞生于20世纪70年代。作为一个元器件工业它有两个主要的商业驱动力。第一个动力是向计算机工业提供更具成本效益的存储器件，第二个动力是为需要特定功能的公司及时生产专用集成电路（ASIC）以实现新产品。当ASIC产品是典型的客户定制时，客户需要引脚和功能标准化的存储器件。已经开发出软件可编程的逻辑器件（如微处理器），以最大限度地减少ASIC器件的生产周期。
20世纪80年代系统规范掌握在系统集成商手中。存储器件每三年推出新的半导体技术，随后被逻辑器件制造商所采用。20世纪90年代逻辑器件集成电路（IC）制造商以积极的2年步调加速引进新技术，存储器厂商很快跟进。技术改进（通过按比例扩展获得）和增强产品性能之间不寻常的密切相关性，转移了IC制造商手中控制的系统性能和利润的实质性部分。IC制造商能够利用这种新的权力平衡，全部半导体工业的收入在此期间平均每年增长了17%。
在过去10年一个崭新的生态系统已经出现：首先，积极地每两年引进新的半导体技术允许有成本效益地生产数以百万只晶体管组成的集成电路。这使得将极其复杂的系统集成在一个芯片上或单一封装内成为可能，且价格低廉诱人。此外，封装技术的进步可使多个芯片封装在一个外壳内。这种器件类型被定义为系统级芯片（SOC）和系统级封装（SiP）。
第二，提供代工服务的集成电路制造商能够以具吸引力的成本再次提供“新的ASIC”。导致出现一个非常有利可图的“唯一”设计业务，即不制造芯片本身的公司，只是生产设计而在其他地方制造。
第三，先进集成电路尖端设备的开发延伸到相邻技术领域，从而使得以合理成本制造平板显示器（FPD）、MEMS传感器、无线电和无源器件成为可
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能。在此条件下系统集成商再次处于完全控制系统设计和产品集成的位置。
最后，互联网的成功应用和移动电话的迅速普及，导致光纤光缆的广泛部署和多种无线技术的繁荣发展，从通信卫星到数以万计的“中继站”，使全球移动连接呈现前所未有的水平。
这种生态系统促进了全新和意想不到的市场诞生，社交网络是最新的例子。
对移动设备功能增长的研究正在进行中，使得它们成为连接世界的最终用户接口。此外，外来应用如通过移动设备使所有的感觉输入从发射机传输到接收器在研究中。
以上所有技术今天被称为“物联网”（IOT）。创新的产品库、电信公司、数据和信息经销商以及内容提供商，正在为新创建市场的优势地位而战。很显然，没有半导体工业提供构建模块支持上述应用，这些创新不可能发生。
半导体工业在此新生态系统中的作用是什么？
１．２２０１３版ＩＴＲＳ和前景展望
按比例缩小是建立在20世纪60年代后期发明的自对准硅栅工艺基础上。晶体管半年度增长的摩尔定律预言形成于1965年，并与1975年丹纳德的按比例缩小指南一起引领半导体产业成长直到过去十年的开始。这是经典（几何驱动）按比例扩展的第一个时代。
ITRS奠定了第二个时代的基础：1998年至2000年间等效按比例缩小（例如，应变硅、高κ值/金属栅极、多栅晶体管以及锗和化合物半导体集成）。这些技术的实施，成功地支持了半导体工业在过去十年的生长，它会继续支持目前十年及以后的发展。
１．２．１器件
根据2013版ITRS，器件成本和性能将继续与CMOS的尺寸和功能扩展1密切相关，作为信息处理技术正在推动半导体工业进入新的更广阔应用领域。
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（1功能扩展：假设一个系统采用当前可用技术来执行一个特定功能。假如系统采用一个替代技术执行与原始系统相同的功能，并提供改善的尺寸、功率、速度或成本中的至少一个，并且不会降低其他指标，我们说系统已经按功能扩展。）
１．２．２系统集成
系统集成已从计算、个人计算机为中心的方式，转移到高度多样化的移动通信方式。通过把设计的主要目标从性能驱动方式转移到降低功率驱动的方式，有限空间中的多种技术异构集成（例如全球定位系统（GPS）、电话、平板电脑、手机等）已经真正变革了半导体工业。换句话来说，在过去性能是唯一的目标，如今功耗最小化推动IC设计。
这证明了一个事实，即SOC和SIP产品已成为半导体工业的主要驱动力。在过去几年里，智能手机和平板电脑的总量已经超过了微处理器的产量。
异构集成的基础依赖于“延续摩尔定律（MoreMoore）”器件与“扩展摩尔定律（MorethanMoore）”组件的集成。根据摩尔定律，这些组件增加新的非CMOS功能但不按比例缩放或显现。
例如，目前MEMS器件被集成到小型和大型系统中，例如汽车、视频投影仪、平板电脑、智能手机和游戏平台。在大多数情况下，MEMS器件给系统增添有用功能，并且在某些场合，MEMS器件实现了系统的核心功能。例如，智能手机上使用的MEMS加速计可检测手机的垂直方向，据此在显示器上旋转图像。可以说通过MEMS引入的附加功能改善了用户界面，但手机没有它仍然能够运行。相比之下，采用数字光投影（DLP）技术的视频投影仪和喷墨打印机没有MEMS器件可能无法正常工作。多模传感器技术也已成为移动设备不可分割的一个组成部分，同时是物联网的关键推动力。
数字数据和连接技术的快速发展正在彻底变革医疗保健。硅、MEMS和光学传感器技术正在使这一革命成为可能。
今天手机早已能提供大量的健康信息。加速度计可以跟踪活动和睡眠。当用户触摸手机时内置光传感器可以感测心脏速率。手机摄像头可以用于检查食品的卡路里含量，或基于人脸表情识别确定自己的情绪。手机的广谱应用已经发展到分析这些数据，并以可理解和可操作的方式把数据传输给用户。
综观长期的器件和系统（7-15年范围，2020年
应变硅，高κ值/金属栅极和多栅晶体管正在广泛应用于集成电路制造业。为进一步提高器件性能，研究重点目前集中在III-V族材料和锗（Ge）。这些材料保证比硅器件更高的电子迁移率。
为了充分利用已有硅平台的优势，预计可在硅衬底上外延生长新的高迁移率材料。除了利用这些新材料，新兴研究器件（ERD）部分报告了全新晶体管，依据隧道效应（如隧穿场效应晶体管（TFET））或自旋新原理，新型晶体管可在极低功率下运行。
此外，2013版ITRS广泛介绍前所未有的依据全新原理工作的大量新型存储器件。因为2维按比例缩小最终将达到2013ITRS期间的基本极限，无论是逻辑还是存储器件正在探索利用垂直维度（3维）。
3维器件架构和低功耗器件的结合将迎来第3个按比例缩小时代，简言之“3D功率扩展”。每单位面积晶体管数量增加将最终通过晶体管多层堆叠来实现。
遗憾的是没有对互连新突破的报道，因为没有比铜的电阻率更低的可用材料存在。然而，无边界柔性材料（如碳纳米管，石墨烯组合等）的操控进展预示了“弹道导体”将在未来十年出现。
多个芯片3维集成通过增加导线（垂直）截面，并减少每个互连路径的长度，为减少互连电阻提供了可能路径。例如，逻辑器件（芯片）上直接集成存储器（芯片），并通过宽硅通孔（TSV）连接它们，可以实现3维集成。
然而，目前正在研究的CMOS或任何等效器件的水平维度按比例缩小最终将达到基本极限；2013版ITRS为未来半导体产品提供新机会报告两个额外方法。第一个是通过新技术异构集成扩展CMOS平台功能，第二个是支持新信息处理范式的器件模拟发明。
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以后），2013版ITRS报告了依据全新原理运行的新器件，可支持全新结构。例如自旋波器件（SWD）是一种类型的磁性逻辑器件，利用集体自旋振荡（自旋波）传输与处理信息。自旋波器件将输入电压信号转换为自旋波，用自旋波计算，再将输出自旋波转换成电压信号。
单核结构中以多个频率进行大量并行数据处理，以非常低的功耗利用每个频率作为不同的信息通道来处理数据。此外一些新器件激励了新架构的产生。例如，存储级内存（SCM）描述了一类器件，将固态存储器的好处，如高性能和较强鲁棒性与传统硬盘磁存储的低成本存档能力相结合。这样的器件需要一个非易失性存储器（NVM）技术，以每比特很低成本制造。
已经考虑用一个稍慢M级存储级内存直接替代DRAM，是自旋扭矩晶体管磁RAM（STT-MRAM）的具体例子。
１．２．３制造
在2013版ITRS的15年展望中，受到尺度按比例缩小驱动的集成电路制造业将达到几纳米特征尺寸。每一个技术代测量晶圆的物理特征尺寸变得越来越困难。通过关联工艺参数与设备参数这项工作已基本完成。通过控制设备稳定性和工艺重复性，已成功实现特征尺寸和其它工艺参数的精确控制。
2013版ITRS新增条目是大数据（BD）被纳入“工厂集成”一章。晶圆工厂继续受到数据驱动，对数据量、通信速度、质量、合并和可用性的要求需要被理解和量化。在大数据一节提供了与这些问题相关的挑战和解决方案。
放眼长远，2013版ITRS提出若干300mm晶圆的挑战，以及如何将这些挑战迁移到450mm。半导体工业必须集中于300mm和450mm共性技术的开发。450mm晶圆厂将通过适应300mm晶圆验证的改进技术而受益。
SOC和SIP集成继续在若干业务领域被广泛应用。增长的器件集成促使测试解决方案的一体化，以维持测试成本和产品质量的平衡。优化的测试方
案需要使用并对嵌入块和核测试。为多芯片封装提供高质量芯片的已知合格芯片（KGD）技术也变得非常重要，是测试技术和成本权衡的基本部分。
１．３路线图总体进程和结构
１．３．１路线图进程
ITRS的进程和内容与半导体工业的发展需求相匹配。为了认识和评估微电子学和纳电子学领域中未来发明和技术挑战的可能需求，产业与研究机构的合作依然可贵。在过去几年中，ITRS团队密切合作以评估新兴技术。与人类和硬件有广泛联系以物联网（IOT）为代表的互联世界，和被称为大数据的信息处理的复杂世界正在到来。
这些例子只是发明和发现新前沿的一部分。由于这些新重点主题的出现，ITRS团队必须继续确定新发现对全球产业带来的影响。该产业必须定义新的驱动力以帮助它处于生产力和盈利能力的路径上，同时促进环境健康并鼓励新一代科学家和技术人员的创新精神。
１．３．２ＩＴＲＳ历史
ITRS相关机构最初由11个国际技术工作组（ITWG）组成。随着时间推移，半导体行业变得日益复杂，ITWG数目在2013年增加到17个。当我们展望2015版ITRS时，很清楚有必要重新调整ITWG机构和增添新内容。其结果是2015版ITRS驱动力和ITWG将在2014年被重新定义。
１．３．３ＩＴＲＳ团队
国际路线图委员会（IRC）的责任是对ITRS进程总体协调。每一个参与地区（欧洲、日本、韩国、中国台湾和美国）都有2-4名成员入选，代表各自地区汇集信息。自1998年ITRS启动以来，五个地区一直在协同工作。国际路线图委员会对ITRS的所有决定负完全责任。此外，国际路线图委员会还有以下职责：
●对各国际技术工作组提供指导和协调；●主持和召开ITRS研讨会；●编辑出版ITRS路线图。
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路线图中各项技术的有关章节都是由相应的国际技术工作组来编写。国际技术工作组分为两类，一类叫焦点工作组（FocusITWG），一类叫横向工作组（CrosscutITWG）。焦点工作组的活动通常按照集成电路生产流程的顺序来划分，包括设计、工艺、测试和封装；而横向工作组则涉及重要的支持活动，这些支持活动在产品生产流程的多个关键步骤上产生影响。
2013年国际半导体技术发展路线图有如下焦点工作组：系统驱动；设计；测试和测试设备；工艺集成、器件和结构；用于无线通信的射频和模拟/混合信号技术；新兴器件研究；前端工艺；光刻；互连；工厂集成；封装和装配；微机电系统（MEMS）。
横向工作组包括：新兴研究材料；环境、安全与保健；提高成品率；计量；建模和模拟。
国际技术工作组由来自工业界（包括芯片生产商，设备和材料供应商）、政府研究机构和大学的专家组成。路线图技术工作组成员的地理分布与他们在工业界擅长的领域密切相关。例如，“新兴器件研究”工作组是一个比较远期关注的领域，因此来自研究机构的参与者多于来自供应商的参与者。在工艺技术的“前端工艺”、“光刻”和“互连”等领域，来自供应商的参与者较多，反映了由于近期有很多需求必须要尽快解决，因此设备/材料供应商的参与程度就很高。
隧穿电流增大，也是需要面对的挑战。完整的栅层叠材料系统、最优的器件特征（功耗和性能）以及成本需要综合优化。
预期将会出现新的器件结构，例如多栅MOSFET（finFET）和超薄体全耗尽绝缘体上硅（FD-SOI）。对超薄MOSFET的厚度和离散性的控制非常棘手。可行的解决方案应该是在电路设计和系统结构方面同时改进。
高迁移率沟道材料如锗（Ge）和III-V族材料已被视为CMOS逻辑器件硅沟道的增强或替代。低界面陷阱密度（ITD）的高κ金属栅介质、低体陷阱和泄漏，以及无钉扎费米能级和低欧姆接触电阻是主要的挑战。
１．４．２存储器件的按比例缩小［工艺集成、器件和结构、新兴研究器件、前端工艺、建模和模拟及计量］
DRAM器件的挑战是：特征尺寸不断减小情况下足够的存储电容、高κ介质应用、低泄漏存取器件设计以及用于字线和位线的低方块电阻材料。增加比特密度和降低生产成本的巨大需求正推动着4F2类型存储单元的应用，这将要求高深宽比和非平面FET结构。
闪存已成为领先于DRAM和逻辑器件的前端工艺技术新型驱动力，推动关键尺寸按比例缩小、材料和工艺（光刻、刻蚀等）技术的发展。近期闪存密度的持续增长依赖于隧道氧化层和综合介质厚度的按比例缩小。为满足电荷复用性和持久力的要求，有必要引入高κ介质材料。
多层陶瓷超过256GB的3维NAND闪存的有成本效益的实现和可接受的可靠性仍然是一个困难挑战。新挑战也包括新存储器类型和新存储概念开始进入主流制造，如磁性随机存取存储器（MRAM）、相变存储器（PCM）、电阻随机存取存储器（ReRAM）和铁电随机存取存储器（FeRAM）。
１．４．３高性能低成本射频和模拟／混合信号解决方案［射频和模拟／混合信号技术，设计］
CMOS技术（高κ介质和应变硅工程）驱动的
（至２０２０年）和远期（２０２１年１．４近期
及以后）面临的巨大挑战
１．４．１逻辑器件的按比例缩小［工艺集成、器件和结构、新兴研究器件、前端工艺、建模与模拟，计量］
由于性能和功耗的要求，按比例缩小平面CMOS传统工艺将面临巨大挑战。
尽管高k金属栅材料（HKMG）已经开始得到使用，如何实现等效栅氧化层厚度（EOT）的减薄依然是一个严峻的挑战。如何在引入更高介电常数（高k）介质材料的同时，抑制由于带隙变窄引起的
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无线电收发两用机集成电路和毫米波应用需要将器件失配和1/f噪声限制在可接受水平的技术。其他挑战包括廉价的高密度集成无源部件、MEMS与有源硅及片外无源网络工艺集成，低成本非硅（GaN）基器件的开发。
信号隔离，特别是芯片上数字电路与模拟电路之间的信号隔离，随着芯片复杂度和工作频率的日益增加和电源电压的日益降低，将变得越来越具有挑战性。尽管可以通过巧妙的设计方法来解决电源和地线耦合的噪声，降低衬底耦合的噪声，比如KΩ-cm高阻衬底，可能需要大规模的创新。
许多材料和结构的变化，如数字路线图的多栅和绝缘体上硅（SOI）降低或改变了射频和模拟器件行为。对射频、高频和模拟/混合信号性能优化的复杂权衡，随着电源电压的逐步下降，对现有设计库造成重大的电路设计挑战。
１．４．４３２ｎｍ、２２ｎｍ半节距［光刻、前端工艺、工艺集成、器件和结构］
光刻技术日益昂贵成为最大挑战。对22nm半节距光刻来说，水浸没193nm隔离光刻扫描仪或多图案生成将被应用以克服单图案生成方法的限制，但会产生极大掩模误差增强因子（MEEF）、晶圆线条边缘粗糙性（LER）、设计规则限制及较高成本。波长为13.5nm的远紫外光刻（EUVL）是工业界推进摩尔定律的官方希望。EUVL技术面临的挑战是：因缺乏高功率源、快速光刻胶，无缺陷高平整度掩模版造成的延迟。进一步的挑战包括使远紫外系统数值孔径增大，超过0.35，并在成像系统中增加反射镜数目的可能性。
多电子束无掩模光刻具有绕过掩模困境的潜力，可改变严格的设计规则，并提供制造灵活性。在验证高分辨率成像和关键尺寸（CD）控制方面已经取得进展。制造工具的定时、成本、缺陷、套刻精度和光刻胶是需要进一步开发的其他领域。
定向自组装（DSA）已取得进展，但缺陷率和位置精度必须迅速改进。其他的挑战是：栅极长度的CD控制，光刻和蚀刻中线条边缘粗糙度（LER）的
抑制，新型栅极材料和非平面晶体管结构的计量，用于远紫外光刻的光刻胶的LER。
１．４．５新材料的引进［互连］
减小因蚀刻和CMP工艺造成的低κ电介质κ值损耗变得更为重要，因为低κ材料（包括多孔材料和空气隙）必须有足够强的机械强度，以便能够经受划片、封装和装配过程而免于损坏。对金属而言，需要将非常薄的共形低电阻率阻挡层金属和铜集成在一起，实现低电阻率和良好的可靠性。
１．４．６电源管理［设计、系统、工艺技术］电源管理是现在大多数应用领域的首要问题。由于晶体管数量每一代增加2倍，而封装芯片有成本效益的热排除几乎不变。包含系统有源和泄漏电源的电路技术的实现向上扩展到系统的设计要求，CAD设计工具的改进；向下扩展到新型器件结构的泄漏和性能要求。
１．４．７近期（至２０２０年）———有成本效益的制造
1.4.7.1光刻
尽管13.5nm波长的远紫外光刻是半导体工业的官方希望，EUVL必须实现高的光源功率以在10nm或更短波长具有成本竞争力。多电子束无掩模光刻可能是最经济的选择，如果能保持单次曝光和工艺成本不变，并且面积和基于掩模版的曝光工具类似。浸没式193nm定向自组装的前景是有活力的，因为此工艺涉及较少的掩模版计数。
1.4.7.2前端工艺
我们要实现低寄生现象，采用下一代衬底（450mm晶圆）继续栅节距和区域的按比例缩小，采用颠覆性技术以满足光刻挑战。
1.4.7.3工厂集成有如下困难挑战：
●应对快速变化的复杂的业务需求●管理日益增长的工厂复杂性●利润下滑时实现财务增长目标
●满足工厂和设备的可靠性、能力、生产力和成本需求
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●利用跨越300mm和450mm晶圆边界的工厂集成技术以实现规模经济
●解决450mm晶圆的独特挑战
1.4.7.4满足市场变化的成本需求[装配与封装]装配与封装的挑战是3维集成电路芯片层叠（测试：接入，成本和已知合格芯片（KGD），3维装配与封装；单个晶圆/管芯的测试接入）。
1.4.7.5环境、安全与健康（ESH）
面临挑战是：化学品与材料管理及功效；工艺与设备管理；设施技术要求；产品管理工作；使用周期再利用/再循环/回收。
1.4.7.6计量
工厂级和公司性的计量集成：计量区域应该仔细选择，样品必须被统计优化用于以经营成本为基础的工艺控制。
１．４．８远期（２０２１－２０２８）———增强性能1.4.8.1使用非传统CMOS沟道材料[工艺集成、器件与结构、前端工艺、新兴研究器件、新兴研究材料]
对高度按比例缩小的MOSFET，为了获得更充足的驱动电流，需要使用具有增强热速度和源端注入的准弹道运行模式。最终，可能会需要高传输速度的沟道材料，例如III-V族半导体，或硅上的锗薄沟道，甚至半导体纳米线、碳纳米管、石墨烯等其他材料。非传统CMOS器件需要以物理或功能性的方式集成到CMOS平台上。这种集成需要在硅衬底上外延生长异质的半导体材料，很有挑战性。在经历了高温和强腐蚀性的化学工艺后，还要求材料和器件的性能保持稳定。因此可靠性问题在工艺发展的早期就需要得到足够重视。
1.4.8.2新存储器结构的识别、选择和实现[工艺集成、器件和结构]
线密集、快速、运行电压低的非易失性存储器将是众望所归，最终的密度按比例缩小可能需要3维结构，例如单片集成中的垂直可层叠单元阵列，具有可接受的成品率和性能。DRAM的按比例缩小，特别是介质等效氧化层厚度（EOT）的按比例缩小预
计会越来越困难。将漏电流和功耗降到极低也将非常困难。所有现存的非易失性存储器形式都面临着基于材料特性的极限。这一领域新的进展将取决于找到并开发出替代性的材料和/或开发出替代性的新兴技术。
1.4.8.3通过非常规方法实现从传统按比例缩小向等效按比例缩小和功能多样化发展[互连]
线条边缘粗糙度、沟槽深度和剖面、通孔边墙粗糙度、刻蚀偏置、由于清洗造成的减薄、CMP效应多孔低k空洞和边墙的交叉、阻挡层粗糙度和铜表面粗糙度等，都对铜线的电子散射有负面影响，并导致电阻率的增加。互连层的增加，加上新材料的使用、特征尺寸的减小、与图案相关的工艺、替代性存储器材料的使用、光学和RF互连等因素，使得困难不断增加。高深宽比结构的刻蚀、清洗和填充，特别是低K双金属镶嵌结构和纳米级的DRAM，都是严峻的挑战。用于制造新结构的材料和工艺的结合，带来了集成的复杂度。互连层的增加使得热机械效应出现恶化。新器件/有源器件可能会加入到互连线上。3维芯片层叠由于能够提供功能的多样性，因而巧妙地克服了传统的互连按比例缩小的缺陷。满足成本目标，并且工程上可制造的解决方案的实现是关键挑战。
1.4.8.4远紫外光刻[EUVL]
由于远紫外光刻（EUVL）依然是22纳米和16纳米半节距领先的候选者，将其扩展到更高的分辨率成为一个显著的长期挑战。
就目前所知，现在波长的0.5或更大数值孔径设计，将需要一个清楚的8镜或6镜中心遮蔽设计。8镜设计将减少反射率，因为增加反射镜在等效晶圆生产量时需要更大电源。
6镜设计扩展角较窄，因此需要一个更小的视场尺寸和更长的光线长度。增加的数值孔径将对8镜和6镜焦深设计构成重大挑战。此外，为了克服阴影和其他3维效应对掩模板、吸收材料和吸收层厚度的影响，必须优化多层堆叠。
另一种解决路径是将远紫外光刻波长减少到
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6.xnm。近期这条路径将应对远紫外光刻技术当前面临的所有挑战，从源可用性到掩模板基础设施和光刻胶性能。远紫外光刻多重图案生成技术也将是一个选择，随之而来的是增加的工艺困难和经营成本。
１．４．９远期（２０２１－２０２８）———有成本效益的制造
满足灵活性、可扩展性和按比例缩小需要有成本效益的前沿工厂[工厂集成]
为保证生产有利润可赚，变化的市场需求下在可控制范围内运行晶圆厂，并利用诸如制造外包的任务共享机会的能力是必要的。增强客户对高可靠性产品，包括制造外包的质量保证的认知度仍然是一个挑战。满足大型300mm晶圆工厂需求[40K-50K/每个月晶圆生产数（WSPM）]的可扩展性推动了厂房、生产及支撑设备，以及跨越多个技术代的工厂信息和控制系统的重复使用。迫切期待工业标准化活动的成本和任务共享计划，以推进工业基础建设，比如数据标准化和可视化方法。
事实上扩展摩尔定律领域显然横跨芯片级和系统级，ITRS已经开始与国际电子生产商联盟（iNEMI）协同合作，以最有效的方式解决技术/设计/应用之间的相互作用。各种技术工作组参与了这方面的努力，最显著的是设计与系统驱动程序，RF与AMS，MEMS，组装和封装以及ERD/ERM。
就本质而言，扩展摩尔定律域是一个多学科范畴，汇集如电子和机械工程、材料科学、生物学和医学等不同领域的专业知识。这反映在目前的ITRS版本，正在着手解决与这些新功能相关的日益增长的参数量。
更新定时１．５．２２０１３ＩＴＲＳ“等效按比例缩小”Ｓ）普渡大学建模和工艺集成、器件与结构（ＰＩＤ
1.5.2.1PIDS背景/ITRS普渡大学建模在年的更新工作中，为了得到开发未来ITRS指导表格所需的大量建模工作和资源，ITRSPIDS技术工作组得到国际路线图委员会的批准，开始与普渡大学建立合作关系。工作组的主要责任是与普渡大学相互沟通，以确保过去的ITRSMASTAR模型方法与新的普渡大学计算机辅助设计技术（TCAD）远程动态建模工具输出的一致性。
ITRS建模技术工作组也同意参与PIDS和普渡团队的审查。普渡大学同意支持ITRS，并允许使用普渡网上公共建模审查资源，用于额外的公共讨论并输入到项目中。
直到今年，MASTAR（参见PIDS一章）已经成为生成这些器件特征的主要工具。因为它是基于密集建模，并且由于沟道长度接近10nm以下范围，SOI和FinFET结构的体厚度大幅度减小，更先进的建模工具是必要的。这些小尺寸显示出许多量子现象，比如隧道效应、空间和能量的载波限制、弹道输运等。
此外，2维有限元法愈发显示其重要性，3维模拟对于纳米线结构将成为必不可少。另一个需重视的是新沟道材料比如III-V族半导体和锗。因此，需
１．５特别主题
（ＭｏｒｅｔｈａｎＭｏｏｒｅ）１．５．１扩展摩尔定律
术语“扩展摩尔定律”是2005版ITRS引入的。它表明仅次于数字电路按比例缩小，智能系统的新型非数字功能异构集成已成为技术路线图的一个驱动因素。多样化与小型化结合的趋势使得路线图进程的本身日益复杂。因此，研发了一种扩展摩尔定律路线图进程的方法论，概述在标题为“扩展摩尔定律白皮书”中，发表于2010年，网址是http://www.itrs.net/papers.html。
扩展摩尔定律路线图进展的一个先决条件是识别特定功能的品质因数（FOM），特定功能如无线通信、发电和管理、传感和驱动。扩展摩尔定律相关技术的基本特征是这些技术强烈依赖于应用需求并被社会需要所决定。对于每个相关应用领域（如信息通信技术、汽车、照明、能源、医疗保健），驱动程序已被确定，用于分析产生系统的观点和相应的通用
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要先进的基于物理的TCAD模拟工具。
PIDS逻辑团队的经营理念是，除了输入文件和结果，仿真工具将向公众开放，所以读者不仅能够复制结果，也可以改变输入参数观察其效应和灵敏度。这一要求不包括商业工具。
考虑到这些要求，经过国际路线图委员会的批准和全力支持，PIDS工作组很幸运地得到普渡大学仿真组的参与。普渡大学仿真组因其器件模拟工具套件而知名。其综合性成熟网站NanoHub（参见PIDS一章）在公共领域拥有许多器件仿真工具，实际上已广泛流行并服务于全世界。在普渡大学的支持下，ITRS受益于学生的额外人力资源和教师的指导，并将继续维护和改进这些工具。其目标是将这些工具存放于NanoHub网站，包括输入输出文件，所有设想制定的文档，以及运行这些工具的指令，贡献给ITRS并对公众开放。
显然，这个TCAD仿真工具的附属物并不替代密集模型。密集建模工具可更容易和更快地运行。这是连接电路仿真器的唯一方式以探讨电路性能。团队的目的是把一个密集建模工具或实际密集模型，与新TCAD仿真能力并行维护，以满足不同需要。
趋势在40nm处持平，在2013ORTC表格1中预计以3年技术周期发展（每6年增加0.5倍）。预计半导体工业将继续以2年周期（每4年增加0.5倍）趋势发展到2017年。实际的工业趋势将在年监测并在未来ITRS中更新。
需要注意的是逻辑技术“节点命名”，现在融入2013年ORTC表1作为典型的行业命名惯例的有用指南。然而，“节点命名”仅用于对准目的，并对变化进行监测，以及可公开文件中的实际技术数据对
表ＯＲＴＣ１ＩＴＲＳ技术趋势目标
１．６总体路线图技术特征
延续摩尔定律功能密度的效益和管理电源与性能的权衡，仍然是路线图重大挑战和可能解决方案的关键驱动因素。因此，半节距下降连同管理栅极长度和等效按比例缩小的权衡亦是驱动力。
MPU/ASICM1半节距继续被定义为与DRAM相同的交错接触半节距。趋势目标已经从版ITRS路线图更新到2013年ITRSORTC表格。2010
**注：数据来自PIDS工作组；2014ITRS的Vdd
、GLph和I/CV的目标
年至2013年期间MPU/ASICM1的发展改进正在进行中。
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准的最佳估计。
虽然DRAMM1半节距目标在第1列年度没有改变，2013/28nm，PIDS技术工作组同意更新DRAMM1半节距趋势为4年周期（每8年增加0.5倍），比以前的3年周期有所放缓脚步。MPU/ASICM1半节距发展落后于DRAM，更快的MPU/ASIC3年周期趋势在2026/9nm与DRAM相会合，并导致DRAM通过平衡的路线图。
闪存产品半节距在2012ITRSORTC更新中保持不变，继续定义为非接触多晶硅半节距，并且从年ITRS版本修订到2011年，通过继续2年趋势穿过2009/39nm节点，在转向调查预测4年周期（每8年增加0.5倍）发展到2018/12nm之前，匹配PIDS闪存调查2010/24nm。在2018年时间点，闪存调查同意预测趋势保持平坦直到预期的闪存单元设计极限，也由于2维工艺趋于负担不起的价格水准。
闪存3维比特层模型在2013年更新以与最新推出的24层3维NAND器件保持一致，此NAND器件在一个宽松的64nm工艺点加工。3DNAND层的范围也进行了更新，随同宽松工艺技术减少的预期方向前进。见PIDS技术工作组一章模型讨论更多细节。
为了反映产品技术周期需求的多样性和继续密切监测路线图未来趋势转移，国际路线图委员会已经同意继续出版年度技术要求的惯例，2013ITRS更新工作从被称为“近期年”，年的年度需求被称为“远期年”。2013年ITRS的远期年与纳米级技术领域的特别挑战时间表相一致（从nmM1发展到-6nmM1）。
作为2013ITRS更新工作的一部分，国际路线图委员会同意地区成员检查ORTC技术趋势驱动力在近年来的其他选项，这是典型的可用行业数据和芯片集成器件制造（IDM）和代工/无工厂设计业的期望。具体而言，已经在ORTC表1中增加跟踪和目标参数：逻辑SRAM（6晶体管）单元面积
逻辑（4晶体管）NAND栅极密度（栅极数（μm2）；
——由设计技术工作组和ORTC模型建立目/mm2）—
的趋势。此工作与简化2013ITRS国际技术工作组的PIDS高性能低功耗驱动力表格建议相一致。
在2013路线图工作中，国际路线图委员会和横向工作组以及子团队遵从国际路线图委员会的推荐并提出适用于2013ITRS路线图开发工作的建议。这项工作需要了解当前行业需求的最新状况和计划。近期工业技术状态验证和校准活动解决ITRS任务的主要优先序，为学术界、企业联盟和政府实验室预竞争研究创建重大挑战和可能解决方案。由此产生的共识项驱动因素汇聚在表ORTC1。如下是详细的总结。
１．７工作组总结
纵观2013年，所有工作组都回顾了各自以前的评估，并由其世界级团队调整章节报告和表格。大多数工作导致显著的修订。几个团队受到行业近期发展和新驱动力与技术前景的影响，继续探索/评估技术需求和可能的解决方案。在某些情况下，这些工作延续到2014年。我们总结了2013年的工作详见此链接http://www.itrs.net/Links/2013ITRS/Home2013.htm。
２系统驱动（ＳＹＳＴＥＭ
）ＤＲＩＶＥＲＳＳＵＭＭＡＲＹ
２．１设计能力差距
对近年来产品数据的一个重要观察是，实际产品的晶体管密度并未按摩尔定律预期的那样扩展。图SYSD1（a）表明，至少到2013年，每年的ITRS路线图中，即使光刻提供了“可利用”的摩尔定律按比例缩小（即，按几何比例缩小），2007年以来“可实现”的晶体管密度扩展变慢到每个节点的1.6倍，而非传统的每个节点的2倍。来自图案间距的“可利用”密度扩展与实际产品的“可实现”密度扩展
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之间的差距是对摩尔定律有效性的明确挑战。
作为可靠性限制、工艺和操作条件的变异性、收敛分析悲观性、晶圆代工模型、设计结构和光刻的结果，此设计能力差距的说明和重建对于摩尔定律价值尺度的未来恢复是至关重要的。
为了缩小设计能力差距，Mx节距的几何比例缩小也放慢脚步。由于电阻率、镶嵌铜互连的可制造性、来自严格限制布局基本规则新技术的设计级的贫乏投资回报率，以及多图案生成技术中的广泛（悲观）寄生析出角落，致使产生了节距按比例缩小的令人怯步的挑战。调查数据、近来的微处理器和系统级芯片产品的物理分析，以及宣布的晶圆代工产品都表明在未来2个技术节点，将呈现缓慢的Mx节距按比例缩小的3年周期。与2011ITRS路线图预测的2年周期不同。
在图SYSD1（b）中描绘的缓慢趋势并不仅限制于逻辑产品。例如，NAND闪存产品的接触聚半节距将具有2维版（2013年18nm，扩展到2022年的12nm）和3维版（2013年64nm，扩展到2022年的26nm）———两者都允许产品生产能力每2年增长1
倍。3维版的轨迹与Mx节距按比例缩小的缓慢趋势类似，放松了对图案生成技术的要求，可能意味着在半导体路线图中减少光刻危险程度（承认极紫外光刻的风险和成本，4次图案生成等）。
２．２设计等效按比例缩小（ＤＥＳ）
我们观察到Mx节距按比例缓慢缩小为摩尔定律引入进一步差距。特别是如果晶体管数目继续以每节点1.6倍的速率增长，以提高产品价值，则节距按比例缩小的放缓导致芯片面积的爆炸，如图SYSD2（a）紫线所示。密度放缓的近期补偿可由基于设计的等效按比例缩小（DES）（图SYSD2（b））来提供，并与等效按比例缩小相类似，可实现性能、密度和其他关键值指标的非几何性增强。DES实例包括错误校正码以改进存储器可靠性和2次图案感知设计技术，从而减少设计防护频带、计时器选通、自适应电压和频率扩展以降低设计裕度。
图SYSD2（a）的绿线显示出当晶体管数目继续以每节点1.6倍的速率增长时，放缓几何缩小区域中DES的潜在影响。这可能是（乐观）预测，对于服务器和台式机处理器（MPU），DES在
年可以恢复摩尔定律按比例缩小的一个完整节点
对于系统级芯片
（SOC）中的处理器，DES在年可以恢复到一个节点按比例缩小。换句话说，在未来6年间，DES可能按比例减小逻辑电
图ＳＹＳＤ１（ａ）ＩＴＲＳ频率路线图进化
图ＳＹＳＤ２（ａ）高性能微处理器的面积爆炸
１（ｂ）ＩＴＲＳ频率路线图与图ＳＹＳＤ
斯坦福ＣＰＵＤＢ知识库数据的交叠
图ＳＹＳＤ２（ｂ）不同按比例缩小方法图解
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路架空（overhead）面积至现在的0.63倍，以便满足晶体管密度1.6倍的增长要求，并拯救摩尔定律近期时间框架。
２．４微处理器模型变化总结
微处理器系统驱动的主要变化是把微处理器-程序控制计算机从路线图中删除；它将被系统级芯片-计算机所取代。具有连接的设备比如上网本或平板电脑，都是由可移动的系统级芯片所组装，而非传统的微处理器。
因此，微处理器-程序控制计算机产品类不再是此部分的显著驱动力。如上所述基于设计能力差距的引入，微处理器模型相应被更新。变化细节在下述清单中述及。简而言之：微处理器面积在2013年路线图中保持不变，但架空比例不再是常数，以便补偿管芯容量按比例扩展速率与器件/互连几何尺寸的差异。由于在未来技术节点将有一个高性能M1按比例缩小停止，基于设计等效按比例缩小（DES）被集成到新的微处理器模型（路线图）以缓解这一按比例缩小危机。估计微处理器功率的基本方式与先前建模相类似，但具有不同的设计参数，是因设计能力差距和DES所致。
●[新]节点：年间M1半节距每3年按比例缩小0.5倍；
●芯片面积：不变（=260mm2（MPU-HP）和140mm2（MPU-CP）于2013年）；
●晶体管（Tx）密度扩展：每节点1.6倍（节点=至2019年每2年增加1.6倍，自2019年以后每3年增加1.6倍）；
２．３更新一个因子
直到路线图的结尾，一个2端输入FinFETNAND门被假定分布在9×3栅格（图SYSD3（b）），其中垂直尺度是接触局部金属单元（金属2）节距（PM2=2.0×F），水平尺度是接触聚节距单元（Ppoly=3×F）。一个FinFET6晶体管SRAM位单元假定分布在2×5栅格（图SYSD3（a））上，其垂直尺度是接触聚节距单元（Ppoly=3×F），水平尺度是接触金属1节距单元（PM1=2×F）。换句话平说，平均门占用（9×2.0F）×（3×3F）=162F2，均SRAM位单元占用（2×3F）×（5×2F）=60F2。将产品库数据拟合后，选择155作为逻辑A因子。155是从先前ITRS版本的175值减少而来的。这是缘于Mx密度增长以及中试线（MOL）技术的引入。
图ＳＹＳＤ３（ａ）ＳＲＡＭ（ＦｉｎＦＥＴ）新型标准布局
●[新]A-因子
o逻辑（NAND2）：1.55oSRAM:60（体和FinFET）●晶体管密度扩展
o#晶体管（逻辑+SRAM）：1.6倍/每节点（=
7.14B（MPU-HP）和2.54B（MPU-CP于2013年）
o#逻辑晶体管：1.6倍/每节点（=3.68B
（MPU-HP）和1.32B（MPU-CP）于2013年）
o#核：1.26倍/每节点
=8（MPU-HP）和
4（MPU-CP）于2013年）
o#每核逻辑晶体管：1.26倍/每节点（=
３（ｂ）ＮＡＮＤ２单元（ＦｉｎＦＥＴ）新型标准布局图ＳＹＳＤ
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0.46B（MPU-HP）和0.33B（MPU-CP）于2013年）
o#SRAM晶体管：1.6倍/每节点（=3.46B
（MPU-HP）和1.22B（MPU-CP）于2013年）
●[新]架空（Overheads）
1.4于2013年，以每3o逻辑架空（Oeq-logic）：
年1.26倍速率缩小
）：1.3从年,oSRAM架空（OSRAM
从2020年起以每节点1.26倍速率缩小
1.235（整个路线图中o集成架空（Ointegration）：
此值固定）
●[新]逻辑电路基于设计的等效按比例缩小o逻辑电路6年基于设计的等效按比例缩
小：，年每年缩小0.93倍（在6年后恢复1个节点晶体管按比例缩小），2020年后缩小比例为0.63倍。
o频率：1.04倍/每年（与ITRS2011版相
同）（=5.5GHz（MPU-HP）和2.0GHz（MPU-CP）于2013年）
o活动因子：0.95倍/每年（与ITRS2011版相
同）（=0.10于2013年（MPU-HP和MPU-CP））
o低Vt单元的比例（β）：0.1（与ITRS
2011版相同）
o非关键路径减免活动因子（α’）：0.33
（与ITRS2011版相同）
像处理器）在不同应用场合有极端的转换活动差异。
●节点：至2017年M1半节距每2年缩小0.5倍；年为每3年缩小0.5倍。
●管芯面积：常数（=140mm2于2013年）●晶体管密度扩展：1.6倍/每节点（节点=2年至2019年，从2019年以后为3年）
●晶体管扩展
o#晶体管（逻辑电路+SRAM）：1.6倍/每
节点（=2.4B于2013）
o#逻辑晶体管：1.6倍/每节点（=1.57B于
o#核：1.26倍/每节点（=4于2013）o#每核逻辑晶体管：1.26倍/每节点（=
0.39B于2013）
o#SRAM晶体管：1.6倍/每节点（=0.83B
●[新]A因子
o逻辑电路（NAND2）：155oSRAM：60（体和FinFET）●[新]架空（Overheads）
1.64于2013年，o逻辑电路架空（Oeq-logic）：
每3年扩展1.26倍
）：年为1.3oSRAM架空（OSRAM
倍，自2020年起以1.26倍/每节点扩展
o集成架空（Ointegration）：1.425（整个路线图中
此值固定）
●[新]逻辑电路基于设计的等效按比例缩小o6年的DES：2013年为1.00，年
间为0.93倍/每年（此6年后恢复到1个节点的晶体管按比例缩小），2020年后缩小比例为0.63倍。
o频率：1.04倍/每年（与ITRS2011版相
同）（=2.0GHz于2013）
o活动因子:0.95倍/每年（与ITRS2011版
相同）（=0.07于2013）
o低Vt单元比（β）：0.1（与ITRS2011版
２．５系统级芯片模型变化总结
系统级芯片（SOC）模拟的基本方法与以往ITRS版本相同。系统级芯片系统驱动类别的主要变化是在2013年路线图中删除SOC固定电子消费品（SOC-CS）驱动。这是因为游戏机控制器与移动设备的分界线日趋模糊。2013年，因为移动设备的强劲增长，我们在SOC部分仅保存了SOC便携式电子消费品（SOC-CP）。设计能力差距和DES被集成在新SOC-CP模型，正如在微处理器模型所做的。对SOC-CP的功耗估计采用基于场景的方法。因为关键功能模块（图形处理器（GPU）、射频和多媒体图
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o非关键路径减免活动因子（α’）：0.33
（与ITRS2011版相同）
o[新]加权活动因子：0.32于2013年（整个路
线图此值固定）
k栅极介质和应变增强，并在不久将来，新结构如周围栅极（纳米线）和可替换的高迁移率沟道材料亦将涌现。这些创新将以迅猛的速度推出。因此，理解、建模并将创新及时实施于制造业是半导体工业的一个重要问题。
３．１．２动态随机存取存储器（ＤＲＡＭ）
CMOS逻辑电路与存储器共同构成半导体器件生产的主要产品。本章中讨论的存储器类型是DRAM和非易失性存储器（NVM）。强调的是产品，独立的芯片，这些芯片将推动存储器技术。然而，嵌入式存储器芯片预期遵循与商用存储器芯片相同的发展趋势，通常有一些时间延迟。已经考虑了DRAM和NVM详细的技术要求和潜在解决方案。对于DRAM来说，主要目标是继续缩小1T-1C单元的尺寸至实际限度的4F2。问题是利用垂直晶体管结构、高κ介质以提高电容密度同时保持低泄漏。
３．１．３非易失性存储器（ＮＶＭ）
本章讨论的非易失性存储器仅限于能够被写和读多次的存储器件；因此只读存储器（ROM）和一次可编程（OTP）存储器不在本章讨论，尽管此类存储器对于单独和嵌入式应用都是极为重要的。目前主流的NVM是闪存。与非（NAND）和或非（NOR）闪速存储器可适于完全不同的应用———NAND闪存用于数据存储，NOR闪存用于代码存储。NOR和NAND闪存的按比例缩小存在严重问题，在本章以一定篇幅论述。本章对NVM的其他非电荷存储类型也进行了探讨，包括铁电随机存取存储器（FeRAM），磁性随机存取存储器（MRAM），和相变随机存取存储器（PCRAM），都已在量产阶段。
这些新型存储器有希望继续按比例缩小并超越闪存。然而，由于NAND闪存和NOR闪存仍然主导应用领域，新型存储器已经用于特定用途，但尚未实现当初的诺言，成为占据主流的高密度非易失性存储器。从2013年开始，电阻式存储器（ReRAM）被加入到PIDS一章作为一个潜在的解决方案。
３．１．４可靠性
可靠性是工艺集成的一个重要方面。新型技术
３工艺集成、器件与结构
３．１范围
器件与结构（PIDS）一章解决主要工艺集成、
的IC器件和结构，总体IC工艺流集成，以及与新选项相关的可靠性权衡。PIDS强调物理和电子要求及特点，考虑了物理尺度和性能、泄漏等关键器件电子参数以及可靠性标准。
重点是名义目标，但对统计公差也作了简要讨论。解决了行业在这方面的关键技术挑战，讨论了对这些挑战的一些最知名的潜在解决方案。本章内容分为以下主要小节：逻辑电路，DRAM，非易失性存储器（NVM），和可靠性。
ITRS的主要目标包括识别关键技术需求和挑战，以维持每摩尔定律CMOS技术的历史性按比例发展，刺激所需的研究和开发以满足关键挑战。本章列出并讨论可能的解决方案的目标是，提供有关解决关键技术挑战的路径作为目前最好的指导。然而这里列出的潜在解决方案并不全面，也不一定是最理想的。由于这些限制，ITRS中潜在解决方案是为了刺激而不是限制研究探索新颖和不同的方法。
３．１．１逻辑电路
半导体器件生产的一个主要部分是专门开发数字逻辑电路。在本节中对通常用于移动设备的高性能逻辑电路和低功耗逻辑电路的详细技术要求和潜在解决方案进行了分别讨论。关键因素是速度、功率、密度要求和应用目标。一个关键主题是领先逻辑技术中MOSFET的继续按比例缩小，以维持改进器件性能的历史发展趋势。
按比例缩小趋势正在推动半导体工业朝着大量的重大技术创新进展，包括材料和工艺改变，如较高
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代需要引入新的材料和工艺，其速度超过目前聚集和生成所需数据库的能力，以确保产品的可靠性。因此，经常进行工艺集成而没有受益于扩展学习，将难以维持目前的可靠性水平。
可靠性的不确定性会导致性能、成本、上市时间受到惩罚。不充足的可靠性裕度可导致修复极为昂贵的现场故障并损失信誉。这些问题对测试和可靠性建模提出严重挑战。本章讨论了许多可靠性问题，目标是确定重大研究和开发所需要的挑战。
表ＰＩＤＳ１工艺集成的困难和挑战
３．２困难挑战
半导体产业的目标是能够继续按比例发展整体性能技术。元器件和最终芯片的性能可以许多不同的方式来测量；高速度、高密度、低功耗、更多的功能等。传统上尺度按比例缩小已经足以实现上述性能特点，但以后不再如此。处理模块、工具、材料性能等为继续按比例缩小提出了严峻挑战。我们已经确定了这些挑战并总结在表PIDS1。这些挑战主要分为近期（年）和远期（年）。
３．２．１近期２０１３－２０２０年—（1）SiCMOS按比例缩小——全耗尽绝缘体上硅
（SOI）和多栅的实现将有挑战性。由于这些器件典型的具有轻掺杂沟道，阈值电压将不受到沟道掺杂的控制。在平面MOSFET中与高沟道掺杂和随机掺杂剂变化相关的问题将得到缓和，但是会面临许多新挑战。其中最
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重要的是控制这些超薄体的厚度和变异性，并建立一个有成本效益的方法可靠地设置阈值电压。此外对于多栅极结构，沟道表面粗糙度会产生载流子输运和可靠性问题。这些问题在纳米线结构更严重。
将源/漏串联电阻控制在容许极限内将是重要问题。由于电流密度增大，对同时具有较低电阻和更小尺寸的需求是一个巨大挑战。在SOI薄体和多栅结构，以及在极端情况的纳米线结构中，这个问题变得更为严重。据估计在目前的技术中，串联电阻使理想状态的饱和电流降低三分之一。这个比率随着按比例缩小可能会变得难以维持或恶化。
金属栅/高k栅极层叠在最新技术代得到实施，以允许等效栅氧化层厚度按比例缩小，在保持栅极漏电流容忍限度内同时与整体晶体管按比例缩小相一致。采用高k材料（k＞30）的等效栅氧化层厚度进一步缩小变得日益困难和收益递减。
减少或消除SiO2界面层已经显示会引起界面态以及迁移率和可靠性的退化。另一个挑战是在多栅结构的垂直表面生长栅极电介质。位于整个栅极电容上的一个基本负荷是与栅极介电层电容串联的非扩展量子电容。
利用金属栅/高k栅堆叠调谐和控制阈值电压已证明具有挑战性，特别是当Vdd继续下降时的低阈值电压。对于平面体器件，主要因为在n-MOS-FET导带边沿和p-MOSFET价带边沿，有成本效益和可靠地设定栅极堆叠有效功函数很困难。
在完全耗尽沟道如多栅和SOI中，这个问题将更关键，那里有效功函数需要位于禁带（虽然在p-MOSFET和n-MOSFET有不同数值），功函数在设定阈值电压时尤其重要，因为缺乏作为一个变量的沟道掺杂。此外，因为有时需要多个阈值电压，能够成本有效地在禁带内调整功函数的能力将是非常有用的。
增强的沟道载流子低场迁移率和内部施加应变的高场速度是满足MOSFET性能要求的一个主要因素。在诱导适当的应变时，一些目前的工艺技术是难以有效地按比例缩小。同时，把从平面结构派
生的已知技术运用到非平面结构将面临更多的困难和复杂性。此外，输运增强预计将使某些点的应变饱和。（更详细的见逻辑电路潜在解决方案一节。）
—（2）高迁移率CMOS沟道材料的实现——基本挑战与上文描述的SiCMOS按比例缩小相似。如下是这些新沟道材料面临的额外挑战。生长MOSFETIII-V族材料高质量氧化物一直是产业界的奋斗目标。在此领域的工作已经持续了几十年，成功才刚刚开始出现。尽管如此，在高k介质、界面质量、成品率、变异性和可靠性领域仍然有很多工作要做。
大多数III-V族材料缺乏p型载流子的良好迁移率。为了提供一个CMOS解决方案，锗（Ge）预计是一个不错的选择，即使它增加了整个工艺的复杂性（见下文）。对于这两种类型的沟道，单一沟道材料将是可取的，正在研究InGaAs以外的材料。对于n型和p型载流子而言，GeCMOS具有比硅更高的本征迁移率，由于源-漏掺杂和接触问题，N沟道的实现具有挑战性。
为了充分利用成熟的硅平台，预计将在硅衬底上外延生长新的高迁移率材料。晶格失配对材料质量和成品率呈现一个根本性挑战，成本是另一个实际挑战。
在Si衬底上生长高迁移率材料的需求原因，不仅是既定的工艺步骤，而且期望硅元件可融入相同芯片。这些硅基元件的例子有嵌入式DRAM和非易失性存储器，有源模拟器件包括电源装置、模拟无源元件、不需要很高性能但有更好成品率的大型电路CMOS模块。将这些不同材料采用不同工艺要求集成起来将是一个巨大的挑战。例如把硅CMOS与III-V族/GeCMOS集成为一体，有可能需要3种高k介质。还需要不同种类金属栅以提供不同的功函数来获得必要的阈值电压。所有的工艺在热预算方面都是彼此兼容的。
（3）DRAM和SRAM按比例缩小———对DRAM来说，一个关键问题是高κ介质材料的采用以在单元尺寸缩小时仍可得到每个单元充
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足的存储电容。同样重要的是控制整体泄漏电流，包括电介质泄漏、存储结泄漏、存取晶体管源/漏阈限下泄漏，以保持充足的保留时间。低泄漏电流的要求会导致获得所需存取晶体管的性能问题。在字线和位线上采用低表面电阻材料以确保DRAM以可接受的速度按比例缩小，并确保字线上足够的电压摆幅以保持裕度是至关重要的。增加位密度和降这低生产成本的需要正在驱动向4F2型单元发展，将需要高深宽比和非平面场效应晶体管结构。无电容存储单元的革命性解决方案将是非常有益的。
对SRAM的按比例缩小，困难包括存在随机VT
波动增加时维持可接受噪声容限和随机电报噪声，控制不稳定性，特别是热电子不稳定性和负偏压温度不稳定性（NBTI）。保持漏电流在可容忍范围内的目标，以及光刻和蚀刻工艺按比例缩小都面临挑战。解决SRAM面临的挑战对系统性能是关键，因为SRAM通常用于快速片上存储器。
（4）高密度非易失性存储器按比例缩小———对于浮栅器件，有一个隧道氧化层和极间介质（IPD）非可缩小的基本问题，以及高（>0.6）栅极耦合比（GCR）必须维持以控制沟道并防止擦除过程中的栅极电子注入。对于NAND闪存，由于页面操作和错误校正码（ECC），这些需求可以略微放松。但是IPD<10nm仍未实现。这种几何限制将严重挑战远低于20nm半节距的按比例缩小。此外，边缘场效应和浮栅干扰、噪声容限以及Vt少电子统计涨落都形成深层次的挑战。由于NAND半节距已经领先于DRAM和逻辑电路，光刻、蚀刻和其他工艺进展也首先被NAND技术检测。
电荷捕获器件帮助减轻浮栅干扰和栅极耦合比问题，平面结构缓解了光刻和刻蚀挑战。最近已成功开发平面浮栅闪存的高k极间介质和金属栅极，并推出半节距为16nm的产品。按比例缩小至小于16nm仍然是一个艰巨挑战，然而由于边缘场效应和少电子Vt的噪声容限仍没有被证明，更重要的是，相邻字线之间的电击穿可能最终限制字线使其半节距>10nm。
两种存储器件的忍耐可靠性和写/读速度对于多层单元（MLC）高密度应用仍然是困难挑战。正在开发3维NAND闪存以建造超过256GB高密度NVM。采用多层单元新技术和可接受的可靠性性能的成本有效实施仍然是一个艰巨挑战。与早期（2011）的预测相反，2013年从大单元节距和高层数开始介绍实际产品。从一个多层数量开始在未来节点迅速推动层数向大于100发展，因为每个新节点需要双层。这将给实现上述结构的工艺技术带来额外的困难与挑战。
（5）材料、工艺和结构变化及新应用的可靠性———
为了成功地按比例缩小集成电路以满足性能、漏电流和其他要求，预计需要大量的重要工艺和材料创新，如高κ栅介质、金属栅电极、高架源极/漏极，先进退火和掺杂技术，低κ材料等等。同时预计将需要实现新的MOSFET结构，从超薄体SOIMOSFET发展到超薄体多栅MOSFET。可对靠性问题理解和建模以使这些可靠性及时得到保障，预计特别困难。
第一个近期可靠性问题涉及与MOS晶体管相关的失效机理。故障可能源自栅极电介质击穿或阈值电压变化超出允许界限。第一次击穿的时间随着按比例缩小而减少。此第一次事件通常是“软”击穿。然而依据电路，需要超出一次以上的软击穿才会产生一个集成电路故障，或者电路会运行更长时间直到最初“软”击穿点进化为“硬”故障。
阈值电压相关故障主要与观察到的反型态p沟道晶体管的负偏压温度不稳定性（NBTI）相关。当阈值电压按比例缩小时NBTI重要性增长。提高最终产品可靠性的老化选项可能会受到影响，因为它会加快NBTI的改变。介绍了高κ栅介质会影响绝缘子的失效模式（例如，故障和不稳定性）和晶体管的失效模式，如热载流子效应，正和负偏压温度不稳定性。用金属栅替换多晶硅也会影响绝缘子可靠性并会产生新的热力学问题。高κ和金属栅的同时引入使得确定和模拟可靠性机制愈发困难。从这一变
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化角度看，即使经过几十年的研究，仍然有二氧化硅可靠性问题亟待解决。
如上所述，向铜和低κ介质的转移已经引起电迁移、应力空洞、恶劣的机械强度、界面粘附、热导率和低κ电介质的多孔性。从铝到铜的变迁已经改变电迁移（从晶粒边界到表面扩散）和应力空洞（从细线到贯穿孔再到宽线）。铜/低κ系统的可靠性对界面很敏感。低κ介质较差的力学性能也影响晶圆针测和封装。低κ电介质较差的导热系数会导致更高的芯片温度和较高的局部温度梯度，因而影响其可靠性。低κ介质的多孔性可捕获和传输工艺化学品和水分，导致腐蚀和其他失效机理。
采用先进封装获得更高性能、更高功率集成电路面临额外的可靠性挑战。增加功率，增加引脚数量，并增加环保法规（如无铅）都影响封装的可靠性。封装与管芯之间的相互作用会增加，特别是引进低k金属间电介质以后。多芯片封装和/或异质集成使可靠性更具挑战性。当电流增加和球/凸点尺寸减小时，电迁移引起的失效风险增加。降低成本迫使公司用铜替换金键合线，这将产生附加要求以使铜与金同样可靠。
集成电路已经用于各种不同的场合。一些特定应用中其可靠性颇具挑战性。首先是环境使得集成电路承受比典型的消费或办公场合更大的应力。例如汽车、军事和航天应用中集成电路需经受极端温度和振动冲击。此外，航空和空间应用也面临一个更严峻的辐射环境。此外，像基站应用需要集成电路连续几十年工作在高温下，导致有限用途的加速试验。其次有很重要的应用（例如，植入式电子设备，安全系统），集成电路失效后果比主流应用大得多。
事实上可靠性工程的核心是每个失效机理都有寿命周期分布。随着低故障率要求的增长，我们对故障时间分布的早期范围更感兴趣。当按比例缩小时工艺变异性在增长（例如，掺杂原子的分布，化学机械平坦化（CMP）变化，和线边缘粗糙度）。同时随着按比例缩小，临界缺陷尺寸亦同步减小。这些
趋势会转化成失效分布的一个增加的时间扩展，因此减少了首次故障次数。我们需要开发可靠性工程软件工具（例如，筛选、资格和可靠性感知设计）来处理器件物理特性变异性的增加，并实施严格的统计数据分析以量化可靠性预测的不确定性。使用韦布尔（Weibull）和对数正态统计来分析击穿和电迁移可靠性数据已是公认的。然而，收缩的可靠性边界需要更仔细地关注统计置信区间以量化风险。这是复杂的事实，新的失效物理可能会导致显著和重要的与传统统计分布的偏差，至使误差分析非直观化。其他可靠性数据的统计分析，如BTI和热载流子退化目前实践中尚未规范化，但可用于电路故障率的精确建模。
３．２．２远期２０２１－２０２８年（1）先进多栅结构的实现———
对于直到路线图终点的长期预测，当晶体管栅极长度缩小到10nm以下，具有轻掺杂沟道的超薄体多栅MOSFET将被用于有效缩小器件并控制短沟道效应。上文提到的所有其它材料和工艺需求，如高k栅电介质、金属栅电极、应变硅沟道，抬高源极/漏极等，预计将被纳入路线图中。预计SOI和金属栅的体厚度将小于2nm，量子局限和表面散射效应对此薄型器件的影响尚未完全理解。
超薄体也增加了额外的约束以满足源/漏寄生电阻的要求。最后，对这些先进的按比例缩小MOSFET的高电流驱动，具有增强热载流子速度的准弹道操作和在源端的注入似乎是必要的。但这些非平面器件的应变增强更加困难。
—（2）新存储器结构的鉴定与实现——
预计按比例缩小DRAM的难度越来越大，尤其是持续要求缩小存储电容器尺寸。较薄介质等效栅氧化层厚度利用超高κ材料达到非常低的漏电流和功耗很有必要。去除电容器的DRAM替代方案将会带来很大益处。目前的6晶体管SRAM结构是面积消耗，面临挑战是寻求一个值得的革命性替代解决方案。
密集、快速、低功耗非易失性存储器将是众望所
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归的产品。最终密度扩展将需要3维结构，比如单片集成垂直堆叠单元阵列，具有可接受的成品率和性能。3维NAND闪存将需要大于100层的堆叠器件和加工技术以实现这样的结构，有成本效益的实施具有挑战性。非电荷存储型NVM的有成本效益的实现是一个艰难的挑战，其成功取决于找到一种有效的隔离（选择）装置。非电荷存储NVM还需要堆叠3维结构以实现TB级密度。如果没有内置隔离装置作闪存，这些2端器件的堆叠是既昂贵又困难。需要更多创新以继续提高存储密度到1TB和更高。参见新型研究器件一章可获取更多细节。
（3）新型器件、结构与材料的可靠性———长期可靠性的困难挑战关注器件、结构、材料和应用中的新颖、颠覆性的改变。例如，在某些场合需要实施非铜互连（例如，光学或基于碳纳米管的互连），或隧道场效应晶体管来代替传统的MOSFET。此刻这样颠覆性的解决方案很少有可靠性知识（至少就其在集成电路中的应用而言）。这将需要显著的努力来探寻、模拟（寿命分布的统计模型和寿命如何依赖于应力、几何形状和材料的物理模型），并应用获得的知识（新的内置可靠性，可靠性设计，筛选和测试）。有可能缺乏足够的时间和金钱来开发这些新的可靠性能力。颠覆性材料或设备因此导致可靠性功能破坏，将需要大量资源来开发这些可靠性能力。
—（4）电源按比例缩小——
众所周知Vdd的缩小比其他参数更难，主要受到亚阈值斜率60mV/每10年的基本限制。这种趋势将继续下去，当Vdd接近0.6V时情形变得更加严重。随着电流密度的不断增加，这一事实引起的动（尽态功率密度（正比于Vdd2）随按比例缩小而攀升管每个晶体管的功耗在下降），很快达到不可接受的水平。通过允许更积极的Vdd缩小，备用的高迁移率沟道材料可以缓解此困境。另一方面，电源电压低于0.6V时，需要考虑阈值电压的过程变异性引起的电路裕度问题。低功耗技术是专门设计来降低静态功耗。
对于高性能逻辑电路，在增加芯片复杂性和按比例减少晶体管开启电流的趋势下，在满足性能扩展积极目标的同时，对芯片静态功耗的控制预计变得特别困难。性能和电源管理中的电路设计及结构创新（例如，利用并行性方法提高电路/系统性能，闲置晶体管的电源中断等），以及利用单芯片上多类型晶体管（高性能与高泄漏和低性能与低泄漏），是设计所需性能和功耗的芯片所必需的。速度与低关断电流或低待机功耗的权衡是低功耗技术的目标。
—（5）功能多样化集成——
芯片的性能或技术不仅可以用速度、密度、功率、噪声、可靠性等来测量，而且可用功能考量。同一芯片上包括越来越多功能是半导体行业的一个发展趋势。例如：传感器、MEMS、光伏、能量采集、RF和毫米波器件等。自然集成各种不同材料是一个巨大挑战。同样如前所述，在硅基CMOS逻辑电路和存储器上集成高迁移率沟道CMOS面临许多挑战。
为了提高芯片密度，半导体行业的趋势是3维集成。在工艺集成、器件与结构（PIDS）范围内的影响因素包括应力、较高操作温度、寄生电容、干扰、隔离要求、工艺要求和相互兼容性，以及器件可靠性。
３．３可靠性
可靠性是几乎所有集成电路用户的一个重要要求。实现可靠性要求水准的挑战在增大，原因是：
（1）按比例缩小；（2）引进新材料和新设备；
（3）更高的任务要求（更高温度，极端寿命，高电流）；
（4）增加了时间和金钱限制。３．３．１顶层可靠性挑战
表PIDS8显示顶层近期可靠性挑战，此表详述了PIDS总体面临的困难与挑战，正如本章开始描述的，“对多种和快速材料、工艺和结构改变的可靠性的及时保证。”
第一个近期可靠性问题关注与MOS晶体管相
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关的失效机理。故障可能是由栅极电介质击穿或阈值电压改变超出允许界限造成的。首次击穿事件的时间随按比例缩小而减少。首次事件通常是一次“软”击穿。然而，根据各种电路可能需要一个以上的软击穿来产生一次集成电路故障，或者电路可能运行较长时间直到最初的“软”击穿点进展成一个“硬”故障。阈值电压相关故障主要是与负偏压温度不稳定性（NBTI）有关，在反转状态P沟道晶体管上可以观察到此不稳定性。当阈值电压按比例减小，硅氧氮化物已取代二氧化硅作为栅极绝缘体时，NBTI的重要性日益增长。当加速NBTI转移时，增强违规产品可靠性的老化选项会受到影响。高κ栅极电介质的引入会对绝缘子失效模式（例如，击穿和不稳定性）和晶体管失效模式比如，热载流子效应、正和负偏压温度不稳定性产生影响。用金属栅极替代多晶硅也会影响绝缘子的可靠性，并会引起新的热力学问题。同时引进高κ和金属栅极使得确定可靠性机制更为困难。从此变化的角度看，即使经过数十年的研究，仍需要解决二氧化硅可靠性问题。
如上面所提到的，由于低κ介质较差的热导性，铜和低κ材料的采用已经影响了前端可靠性，从而导致更高的芯片温度和较高的局部温度梯度。
集成电路已有各种不同的应用。某些特殊应用中可靠性具有挑战性。首先是所处的环境使得集成电路承受比在典型消费领域或办公场所更大的应力。例如，汽车、军事和航空航天应用使得集成电路承受极端温度和振动冲击。此外，航空和空间应用也使IC暴露在更严酷的辐射环境。此外，像基站应用需要集成电路连续几十年处在高温工作状态，这导致有限应用的加速试验。第二，重要的应用（例如，植入式电子设备，安全系统）场合，集成电路失效的影响比主流应用集成电路大得多。通常按比例缩小的集成电路更少“鲁棒”性，这使得它很难满足特殊应用的可靠性要求。
事实上，可靠性工程的核心是每个失效机理都有寿命周期分布。随着低故障率要求的增长，我们
对早期故障时间分布范围更感兴趣。当按比例缩小时工艺变异性在增长（例如，掺杂原子的分布、化学机械平坦化（CMP）变化和线边缘粗糙度），同时随着按比例缩小临界缺陷尺寸亦同步减小。这些趋势会转化成失效分布的一个增加的时间扩展，因此减少了首次故障的时间。我们需要开发可靠性工程软件工具（例如，筛选、资格、可靠性感知设计）来处理器件物理特性变异性的增长，并实施严格的统计数据分析以量化可靠性预测的不确定性。使用韦布尔和对数正态统计来分析击穿和电迁移可靠性数据已是公认的。然而，收缩的可靠性边缘需要更仔细的关注统计置信区间以量化风险。事实是复杂的，新的失效物理可能会导致与传统统计分布显著和重要的偏差，至使误差分析非直观化。其他可靠性数据的统计分析，如BTI和热载流子退化目前实践中尚未规范化，但可用于电路失效率的精确建模。
单一的长期可靠性的困难挑战关注器件、结构、材料和应用中的新颖、颠覆性的改变。例如，在某些场合需要实施非铜互连（例如，光学或基于碳纳米管的互连），或隧道场效应晶体管来代替传统的MOSFET。在此刻这样颠覆性的解决方案很少有可靠性知识（至少就其在集成电路中的应用而言）。这将需要刻苦努力来探寻、模拟（寿命分布的统计模型和寿命如何依赖于应力、几何形状和材料的物理模型），并应用获得的知识（新的内置可靠性，可靠性设计，筛选和测试）。很可能缺乏足够时间和资金来开发这些新的可靠性功能。颠覆性的材料或设备因此导致可靠性功能破坏，需要大量的资源来开发这些可靠性能力。（译者注：此段原文与3.2.2（3）节1段原文重复。）
３．４横向技术工作组面临的问题
３．４．１前端工艺
前端工艺与PIDS一章有密切联系。共同关注的重点领域包括全耗尽SOI和多栅极结构的预测引入年代。由工艺模块能力确定的许多参数对器件特性有显著影响。例如，对于体器件，我们面临需要很
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Ｓ８可靠性面临挑战表ＰＩＤ
晶体管的速度I/CV和每年递增斜率最终与电路时钟频率相关。这个斜率已从17%/年变为当前值13%/年，明年将可能进一步减少到8%/年，这是许多技术工作组包括设计工作组的一致意见。对于低功耗技术，目标指标大多来自设计工作组。所有逻辑技术中总体要求或速度和功率指标的指南，总结在表PIDS5，是这种
高沟道掺杂以控制短沟道效应的困难折衷。对于全耗尽SOI和多栅MOSFET，关键问题是控制所需的超薄硅体。所有器件都面临源极/漏极串联电阻的严格要求，特别是具有挑战性的超薄体。另一个关注点是Vdd按比例缩小影响到几乎所有参数，特别是电流驱动、速度、等效栅氧化层厚度和功率密度。
对于DRAM，共同关心的重点领域包括具有高κ电介质的金属-绝缘体-金属（MIM）存储电容器的实现，以主动按比例缩小等效氧化层厚度，以及当DRAM按比例缩小时维持存取晶体管超低泄漏。对于非易失性存储器，共同关注的一个关键问题涉及场效应晶体管闪存中极间和隧道电介质按比例缩小的困难折衷。
理想情况下，这两章中共同使用的所有参数都应该有相同的数值。现实中，我们发现很难做到完美。对于PIDS主要原因是所有参数应与路线图的总体规划技术指标相一致，如器件速度I/CV，栅极所有参数也要以及来自于设计的要求。长度，Vdd等，在MASTAR模拟中自洽。其次，为了协调所有参数，每个工作组应该有几个迭代周期以演示和检查工艺能力和器件性能的解决方案。理解这些挑战，从现在开始两个工作组应有计划地尽早启动进程以纠正这一缺点。
３．４．２设计
PIDS输出的最直接接受者可能是设计技术工作组（TWG），所以有必要密切互动。多数讨论围绕速度和功率要求问题，以及彼此之间的权衡。本征
相互作用的输出例子。
３．４．３建模与模拟
目前，PIDS采用物理参数作为MASTAR输入变量以计算器件主要特征，在输运和静电场采用某些假设（亚阈值斜率）。由于MASTAR基于解析方程，即使它已经采用器件数据进行过校正，对遥远未来的预测仍有某些不确定性。
来自建模与模拟技术工作组的密切互动和帮助是最有益的并需要继续互动。TCAD工艺模拟也很重要，可提供适当掺杂水平、缺陷输运和湮灭、接触界面性质和可以提高器件模拟精度的几何形状。需要增强建模和模拟的其他长期问题包括原子级波动、统计过程变异以及新的互连方案。随着特征尺寸的缩小，在器件、互连和电路级的新颖工艺步骤、结构和材料的可靠性问题，将日益重要。
３．４．４新型研究器件和新型研究材料
新型研究器件（ERD）一章描述和评估潜在技术，包括逻辑器件、存储器和架构，超越目前的标准硅CMOS技术。因此，它关注的是在PIDS一章描述的CMOS技术的潜在继任者。此路线图周期结束后，CMOS按比例缩小将可能无效和/或非常昂贵，如果半导体工业期望能够延续性能、低功耗、每功能的低成本和高功能性的快速改进，一些新型研究器件技术可能是必要的。因此，近年来路线图中PIDS潜在解决方案表包括新型研究器件解决方案。同样，
ＣＩＣ材料相关的主题来自新型研究材料（ERM）一章ｈｔｔｐ：／／ｗｗｗ．ｃｉｃｍａｇ．ｃｏｍ
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中国集成电路ＣｈｉｎａｌｎｔｅｇｒａｔｅｄＣｉｒｃｕｌｔ产业发展国际半导体技术发展路线图（１）（ＩＴＲＳ）２０１３版综述黄庆红1译，黄庆梅2校（1.工业和信息化部电子科学技术情报研究所，北京，100040;北京，.北京理工大学光电学院…
关于数控机床领域技术路线图的方法探析摘要：文章重点针对当前数控机床领域技术发展路线图展开描述和分析，同时结合沈阳机床的发展现状进行了分析和探讨，最后就高档数控机床与基础制造装备领域技术路线图的方法进行了归纳和总结。关键词：数控机床 技术路线 路线图机…
网络出版时间： 16:05网络出版地址：ki.net/kcms/detail/23.1561.TU.5.001.html第28卷 第2期 工 程 管 理 学 报 Vol. 28 N…
第40卷第17期2012年9月广州化工GuangzhouChemicalIndustryVol.40No.17September.2012二甲醚生产工艺技术路线进展宋彩霞，田广华(神华宁煤集团煤化工公司研发中心，宁夏摘银川750411)要：二甲醚可以…
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