信息科技；中国科技信息２００９年第２期；ＣＨＩＮＡＳＣＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧ；基于Ｆ１》ＧＡ的离述舞步；ＦＩＦＯ存储器的设计与实现；罗先哲１张仁吉吉２付大鹏２１、贵州大学科技学院；２、贵州大学电子科学与信息技术学院；５５００２５；中，存储单元中要读出数据的地址放在读指针中；状态标志产生逻辑通过比较读写地址指针的值朱判断存；摘要；本文在介绍异步Ｆｌ
中国科技信息２００９年第２期
ＣＨＩＮＡＳＣＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧＹＩＮＦＯＲＭＡＴＩＯＮＪａｎ．２００９
基于Ｆ１》ＧＡ的离述舞步
ＦＩＦＯ存储器的设计与实现
罗先哲１张仁吉吉２付大鹏２１、贵州大学科技学院
２、贵州大学电子科学与信息技术学院
５５００２５
中，存储单元中要读出数据的地址放在读指针中。其基本结构包括双端口存储单元、状态标志产生逻辑和扩展逻辑，且允许同时对存储单元的２个端口（读端口和写端口）进行存取”ｌ。
状态标志产生逻辑通过比较读写地址指针的值朱判断存储器的状态，并输出相
本文在介绍异步ＦｌＦ０基本原理及结构的基础上，采用ＶｅｒｉｌｏｇＨＤＬ硬件描述语言对异步ＦＩＦＯ存储器进行了ＲＴＬ级设计。在设计中采用格雷码对读写地址进行编码，有效的避免了亚稳态的产生；并使用ＡＬＴＥＰ，，Ａ公司的集成开发环
性的课题１１Ｉ。针对这一难题，人们通过不断地实践积累，提出了寄存器两拍同步法、异步握手信号、双口ＲＡＭ以及异步ＦＩＦＯ等多种解决方案。其中，异步ＦＩＦＯ相对于寄存器两拍同步法具有采样数据准确等特点，可以保证大量数据在跨时钟域传输时的精确度。因此，在跨时钟域的数据传输中应用相当广泛。
现场可编程门阵列ＦＰＧＡ（Ｆｉｅｌｄ
ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ
应空满标志。如果２个值的比较结果为零，则ＦＩＦＯ存储器为全空，此时输出全空标志为真。反之，如果２个值的比较结果等于存储器的容量深度，则说明存储器全满，此时输出全满标志为真。还可以根据要求设置其他标志，如半满，将满，将空等标志。
扩展逻辑包括深度扩展与字宽扩展。深度扩展可以延展ＦＩＦＯ存储器的容量深度，在此模式下，采用令牌传递方法，按容量深度扩展结构，将多个存储单元进行级联，形成更深容量的ＦＩＦＯ存储器。在普通模式下（没有容量深度级联的模式），每一个地址在到达最大值后，会跳回到零。在容量深度扩展模式下，当地址指针到达最大值后，会发送一个脉冲信号到扩展端口，该端口把令牌传到另一个ＦＩＦＯ存储器中，直到令牌重新传回来，此时地址指针才会增加，从而实现深度扩展。字宽扩展叮以使ＦＩＦＯ存储器有更宽的数据通路，在此模式中，读操作、写操作和重传输都一样，因此要在字宽上扩展多个ＦＩＦＯ存储器，必须同时对每个存储器的状态标志进行操作生成“混合
境ｑｕａｒｔｕｓ
７．０对设计进行了编译仿真，最
后在该公司的Ｃｙｃｌｏｎｅ系列器件ＥＰｌＣ３Ｔ１００（３６上通过了验证。
异步ＦＩＦ０；Ｆ
ＰＧＡ；格雷码；亚稳态；Ｖｅｒｉｌｏｇ
Ａｒｒａｙ）是由美国
Ｘｆｌｉｎｘ公司于１９８４年首先开发的一种通用型用户可编稃器件，具有功耗低、可靠性高、可在线编程、可重构性、开发周期短、开发费用低等特性，被广泛的应用于高可靠性的高速数字电路系统的设计中［２ｊ。本文对异步ＦＩＦＯ进行了分析和研究，并采用格雷码将地址指针同步到另一时钟域中，利用将地址分区的方法来判断空满状态。该设计采用Ｖｅｒｉ＿ｌｏｇＨＤＬ硬件描述语言对电路进行ＲＴＬ级设计，使用ＡＬＴＥＲＡ公司的集成开发环境Ｑｕａｒｔｕｓ
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标志”，混合标志也包括令宅和全满标志．
这样才能保证ＦＩＦＯ存储器保持同步，达到字宽扩展的目的｛４Ｉ。
ＦＩＦ０；ＦＰＧＡ；Ｇｒｅｙ
ｍｅｔａｓｔａｂｌｌｉｔｙ；Ｖｅｒｉｌｏｇ
２异步ＦＩＦＯ存储器的原理及其结构
ＦＩＦ０（ＦｉｒｓｔＩｎＦｉｒｓｔ
Ｏｕｔ，先入先出队列）存储器
随着集成电路工艺的不断发展，在同一个芯片上集成整个系统已成为可能，ＩＣ设计已进入ＳｏＣ时代。在集成度提高的同时，异步数据越来越多，如何将这些异步数据在不同时钟域之间进行可靠的高性能传输就成为设计人员所面临的一个极具挑战
是一种双端ｕ数据存储器，一个端口用于将数据写入ＦＩＦＯ，另一个端口用于将数据从ＦＩＦＯ中读出。通常采用的是基于带２个指针的环行ＦＩＦＯ结构。要写入数据的存储地址放在写指针
图１异步ＦＩＦＯ存储器结构框图
万方数据　
异步ＦＩＦＯ存储器的总体结构框图如图ｌ所示。由图可知，该系统可以分为读操作和写操作两个部分，它们分别由读时钟和写时钟控制，且读写时钟彼此独它，无任何联系。执行读操作时，在读时钟的同步下，由读地址产生逻辑生成读端ＩＪ所需要的读地址和读控制信号，执行写操作时，则在写时钟的同步下，由写地址产生逻辑生成写端口所需要的写地址和写控制信号Ｉ“。
址时，空标志置位，此时ＦＩＦＯ为空，读取操作停止，但可写入数据。写地址产生逻辑模块则负责产生ＦＩＦＯ的满标志，也分为两种情况，当写使能信号有效，且写地址＝读地址一２时，或当写使能信号无效，且写地址＝读地址一１时，满标志置位，此时ＦＩＦＯ为满，写操作停止，但可读出数据。在这部分设计中。用到的减法器使用流水线设计，减小了组合逻辑延时，提高系统工作频率。
在数字系统中，若要保ｌ正数据正确打入触发器，信号与时钟之间必须满足触发器的建立时间（Ｓｅｔｕｐ
Ｔｉｍｅ）ｉｎ保持时间
（ＨｏｌｄＴｉｍｅ）的约束，否则，触发器将进入亚稳态．此时触发器输出中｜．日Ｊ逻辑或振荡，并将延信号传播路径级联式传播。一旦进入ｊＩＥ稳态，触发器的稳定时间无法确定，且无法确知稳定后输出哪种状态，对系统
ｈｔ¨ｒＳｔｓ＊－ｑｉ
功能造成严重的危害，必须避免。而异步ＦＩＦＯ存储器的读、写指针的变化由不同时钟产生，是完全独立的，即空、满状态的判断足跨时钟域的，更易引起触发器的－亚稳态，所以在该设计中更应注意。本设计的解决方法是地址码采用格雷码，然后再使用丽拍同步器同步一下。对于格雷码㈦７１，相邻码之间只有一位改变，对其同步时，最多只有一个触发器进入亚稳态，稳定后输出的要么是当前地址，要么是前一地址，可以很好的解决亚稳态的问题，而使用触发器打两拍，在同步一部信号的同时还可有效防止亚稳态的传播，更进一步保证ｒ系统的可靠性。
３异步ＦＩＦＯ存储器的Ｖｅｒｉｌｏｇ设计
由于存储器的状态决定了ＦＩＦＯ所执行的读写操作的正确与否，因此，设计ＦＩＦＯ存储器的关键就在于如何设计ＦＩＦＯ存储器的空／满状态产生逻辑。为了保证数据正确的写入或读出，防止出现向上溢出（ｏｖｅｒｆｌｏｗ）或向下溢出（ｕｎｄｅｒｆｌｏｗ），必须保证ＦＩＦＯ在满的情况下，不能进行写操作，在空的状态下，不能进行读操作。本设计采用读地址和写地址的比较来产生保守的空满标志。读地址产生逻辑模块根据读地址和写地址的差来产生ＦＩＦＯ的空标志。当读使能信号有效，且读地址＝写地址一１时，或当读使能信号无效，且读地址＝写地
４系统编译测试结果
本文设计的异步ＦＩＦＯ存储器，其容量深度为２５６ｗｏｒｄｓ，宽度为８ｂｉｔｓ。在ＡＬＴＥＲＡ公司的Ｑｕａｒｔｕｓ
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中进行了编译和仿真，并在该公司的Ｃｙｃｌｏｎｅ系列器件ＥＰｌＣ３Ｔ１００Ｃ６中进行了实现。图２所示为异步ＦｌＦＯ经编译后的ＲＴＬ视图。
图３所示为异步ＦＩＦＯ的ｆｉｔｔｅｒ结果，由图可知，该设计使用了１５８个逻辑单元，占总逻辑单元的５％；使用了．２３个引脚，占总引脚的３５％；使用了２０４８＝８＊２５６位存储单元，占总存储单元的３％。
图４所示为该系统的时序仿真波形图。仿真时，取读时钟周期ｒｄｃｌｋ为１０ｎｓ，写时钟周期ｗｒｃｌｋ为１５ｎｓ。输入数据为十六进制，以１为单位线性递增。由图可知，在写使能信号有敛期间，异步ＦＩＦＯ读人数据，在读信号有效时将异步ＦＩＦＯ中存储的数据输出，在读李后，空状态标志复位，此时禁止执行读操作，写操作继续，直到写满信号置位，禁止执行写操作。验证了异步ＦＩＦＯ设计的正确性，符合了设计要求。
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图３异步ＦＩＦＯ存储器的适配报告
本文采用ＶｅｒｉｌｏｇＨＤＬ硬件描述语言设计了一个宽度为８位，深度为２５６字节的异步ＦＩＦＯ存储器。采用格雷码对读写地址
图２异步ＦＩＦＯ存储器ＲＴＬ视图
编码，并用同步器同步跨时钟域的读写地址信号，成功的解决了亚稳态问题；并使用
ＱｕａｒｔｅｓＩＩ
７．０Ｎ其进行了编译仿真，最后
在ＡＬＴＥＲＡ公司的Ｃｙｃｌｏｎｅ系列器件ＥＰｌＣ３Ｔ１００Ｃ６上进行了实现，读写时钟最高频率可达２３５．５７ＭＨｚ，实验结果显示，该设计实现了要求的高速、高可靠性。
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图４系统时序仿真波形图
下转第９４页扣知
万方数据　
中国科技信息２００９年第２期
ＣＨＩＮＡＳＣＩＥＮＣＥＡＮＤＴＥＣＨＮＯＬＯＧＹＩｈＦＯＲＭＡＴＩＯＮＪａｎ．２００９
度的要求，这里取抽取倍数Ｄ为９６，设计成５级３倍抽取ＣＩＣ滤波器级联５级半带滤波器的滤波器结构。
滤波后得到低速率的基带Ｉ／Ｑ两路信号，其采样率为３００ｋＨｚ／９６＝３．１２５ｋＨｚ。将这两路正交信号送到瞬时特征提取单元进行瞬时特征提取。凶为【Ｌｓ系统是比幅体制的测角系统，所以我们主要关心的是信号的瞬时幅度ａ（ｍ）。根据瞬时幅度的计算公式：
９０Ｈｚ、１５０Ｈｚ信号和直流电平，ＤＤＭ的运算结果由“Ｄｉｓｐｌａｙ”模块进行显示。
由图４可以看出，本次仿真的９０Ｈｚ和１５０Ｈｚ信号的幅值相等，ＤＤＭ为０，与预设参数一致，表明该系统模型有效反应了ＩＬＳ信号的处理过程。
《畦上接第９２页
机制。主要差异在于分布式的故障柃铡和ｂｌｏｃｋ点的灵活选取，从而提高故障检测时间和网络带宽利用率。
本文介绍了ＩＬＳ接收系统的基本原理，详细分析了导航信号的处理过程，通过建立Ｓｉｍｕｌｉｎｋ模型，完成ｒ系统仿真。仿真结果表明采用Ｓｉｍｕｌｉｎｋ进行系统仿真，能够动态地反映ＩＬＳ接收系统的工作过程，对ＩＬＳ接收机的数字化提供了有效的依据。
５．以太环网保护的应用
尽管目前环形拓扑是电信级以太网中较为有效、关键的手段之一，但是新引入的信令控制协议也带来了一些ｌ’口】题：多环组网时协议效率、可靠性、交会节点设备的压力、环上多跳带来的效率下降、环路的带宽算法、环网的扩容等。同时，多坏组网问题仍１１３需要深入研究，目前Ｇ．８０３２还没有明确的标准，而各厂商的实现也存在一些差异。
从保护能力上看，环网技术有天然的优势，环形拓扑是最简洁的具备冗余的拓扑结构。相比较双星形双归拓扑，环形拓扑可以节省一半的链路数量。从网络容量上看，环阙能够承载的流量受限于环链路带宽，因而通常环网规模会受到限制，扩展性比较差。从与流量流向的适配来看，环形组网适合对称型流量，不太适合运营商上下行流量不对称以及层次化网络结构。由此可见，环网技术适合于可靠性要求高的多业务综合承载场合。
以太网技术要达到电信级要求，高可靠性是其首先需要解决的问题。目前主要的几种电信级以太网技术在可靠性方面均能达到５０ｍｓ的要求，部分以太环保护技术，保护倒换时间在２００ｍｓ左右。从线性保护和环网保护标准的发展来看，以太网保护越来越融入电信级设计的思路和考虑。从应用来看，国内运营商的城域以太网层面较低，而且大部分是分离的二层网络，由
Ｊ．Ａ所ｓ卜一
ＰｒｏｃｅｓｓｉｎｇＣｉｒｃｕｉｔｓＡｎｄ
口（脚）＝√，２（肌）＋９２（朋）
可以计算出信号的瞬时幅度。瞬时幅度包含着我仃Ｊ所需要的９０Ｈｚ、
５０Ｈｚ信号和载波的信息，分别采用带通
和低通ＦＩＲ滤波器对９０Ｈｚ、１５０Ｈｚ信号和载波直流电平进行滤波。然后对９０Ｈｚ和１５０Ｈｚ信号进行峰值枪测，分别得到９０Ｈｚ和１５０Ｈｚ信号的峰值电平Ｕ．和Ｕ，，同时测得载波直流电平分量Ｕ。，根据调制度差计算公式：
参考文献一～ｒ、１…１：一。。～～“锷
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４－－５．
ＤＤＭ；‰一Ｍ。ｍ＝导一予
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可以得到９０Ｈｚ和１５０Ｈｚ信号的调制度
航理论与系统…．西安：陕西科学技术出
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Ｓｉｍｕｌｉｎｋ系统仿真
根据航向信号处理的流程和仿真的基
嘲删上接第９１页
本数据，将各功能模块进行搭建，建立ＩＬＳ接收系统的整体模型，如图１所示。
其中信号源子系统，模拟接收到的空间合成信号，仿真模型如图２所示。计算ＤＤＭ的子系统仿真模型，如图３所示。
最后设置好各项参数，将仿真时间设置为Ｏ．２秒，仿真结果如图４所示，分别为
参考文献“。。“‘＝。一“…１
…Ｃｌｉｆｆｏｒｄ
ｔ，ｅｃｈｎｉｑｕｅｓ
１’。。嘲
ＥＣｕｍｍｉｎｇｓ．Ｓｙｎｔｈｅｓｉｓａｎｄｓｃｒｉｐｔｉｎｇｄｅｓｉｇｎｉｎｇｍｕｌｔｉ－ａｓｙｎｃｈｒｏｎｏｕｓｃｌｏｃｋ
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运营商急需解决的问题。
Ｓｉｇｎａｌ
Ａｐｐｌｉｃａｔｉｏｎｓ［Ｊ】．ＩＥＥＥ
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ｔｅｃｈｎｉ口ｕｅｓ
ｓｙｎｔｈｅｓｉｓ
ｆｏｒ＇ａｓｙｎｃｈｒｏｎｏｕｓ
ｄｅｓｉｇｎ
啪．２００２．１－１８．
ＩＬＳ系统仿真结果
ａｓ”ｃｈ唧１０ｕｓｐｏｍｍｒ
ｃｏｍ【）ａ『酬ｚ】．
万方数据　
基于FPGA的高速异步FIFO存储器的设计与实现
作者：作者单位：刊名：英文刊名：年，卷(期)：被引用次数：
罗先哲， 张仁矗 付大鹏
罗先哲(贵州大学科技学院)， 张仁,付大鹏(贵州大学电子科学与信息技术学院,550025)中国科技信息
CHINA SCIENCE AND TECHNOLOGY INFORMATION2009，(2)2次
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本文在总结分析前人的研究成果的基础上，将先进的嵌入式技术、视频技术、网络技术有效地结合在一起，提出了一种嵌入式网络视频监控系统的设计方案。文章主要采用嵌入式处理器S3C44B0X、视频编/解码芯片ZR36060、TCP/IP协议栈芯片W3100A作为硬件平台，嵌入式uClinux操作系统做为软件平台。文章的研究重点为：①系统的硬件平台设计；②uClinux在S3C44B0X处理器上的移植；③FPGA技术在系统中的应用。利用FPGA技术，可以控制整个系统，方便调试，并且提高了系统的保密性。
系统在ADS和linux软件平台下开发并在硬件上得到实现，经完善后达到预期效果，并运用到水利工程现场。本系统还可应用在相近行业的视频监控领域。
引证文献(2条)
1.陈雪松.冯春吉 基于FPGA的夜视全景监控的设计[期刊论文]-科学技术与工程 .许盛.易浩勇 异步FIFO在USB2.0控制器中的应用[期刊论文]-电子测量技术 2009(8)
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