求一个uart verilogg设计的uart串口收发器

来源：蜘蛛抓取(WebSpider) 时间：2016-05-30 16:21 标签： uart slave verilog
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【求助】用Verilog HDL编写uart串口通信并存储RAM（ISE）
20:28:21　　
本人刚毕业，毫无FPGA开发相关经验。要求用UART串口实现数据收发，并在RAM实现读写，两个功能结合在一起。若有大神能帮助小弟，程序能综合编译，仿真，下板调试成功，愿予一定报酬。
奖励10积分
可以把要求发给我看下么？我的QQ。当练练手了
20:28:22　　
可以把要求发给我看下么？我的QQ。当练练手了
21:45:55　　
推荐楼主买个fpga的开发板，提供技术支持的那种，然后，你懂的。
17:18:28　　
推荐楼主买个fpga的开发板，提供技术支持的那种，然后，你懂的。
我买了，并且有给相关的学习资料，但是没有我要的功能。你编的来吗？功能上也不是很麻烦，帮个忙呗
08:02:53　　
我买了，并且有给相关的学习资料，但是没有我要的功能。你编的来吗？功能上也不是很麻烦，帮个忙呗
提供技术支持的话，直接问他。FPGA我也不懂，只是给你个建议。
19:50:41　　
可以把要求发给我看下么？我的QQ。当练练手了
可以 我加你了 你同意了我把要求发给你
13:31:21　　
顶一下额废物范文芳我
助理工程师
13:33:22　　
买个开发板，就ＯK了
15:25:24　　
买个开发板，就ＯK了
哥&&，我要的是程序啊
助理工程师
16:39:50　　
对不起，没有理解你的意思。帮不了你
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Verilog（23）
github地址：git:///adream307/uart.git
串口功能：
1、8个数据位、1个停止为、无校验位
2、空闲时数据线为高电平，从高电平跳向低电平表示启动信号
3、波特率可以通过parameter参数实现可调
有两个文件：
UART.v 串口模块
module UART(
&//***********全局时钟复位信号*********
&&&& iCLK,
&&&& iRST_N,
&//***********串行数据线***************
&&&& iRX,&//串行接收
&&&& oTX,&//串行发送
&//************完成标记*****************
&&&& oR,&&//接收完成。开始接收时该位为低电平，接收完成置为高电平
&&&& oT,&&//发送完成。开始发送时该位为低电平，发送结束后为高电平
&&&& iT,&&//发送请求，上升沿请求
&&&& iTDATA,&//发送数据
&&&& oRDATA&//接收数据
tb3.v ：自闭环的测试脚本
使用示例：
UART uart_0(
&//***********全局时钟复位信号*********
&&&& .iCLK(clk),&&& //系统时钟，即defparam uart_0.CLK_FREQ=`CLK_FREQ;处的时钟
&.&&& iRST_N(rst_n),&&//复位信号
&//***********串行数据线***************
&&&& .iRX(rx),&//串行接收引脚
&&&& .oTX(tx),&//串行发送引脚
&//************完成标记*****************
&&&& .oR(rt),&&//接收完成。开始接收时该位为低电平，接收完成置为高电平
&&&& .oT(tfinish),&&//发送完成。开始发送时该位为低电平，发送结束后为高电平
&&&& .iT(rt),&&//发送请求，上升沿请求
&&&& .iTDATA(data),&//发送数据
&&&& .oRDATA(data)&//接收数据
defparam uart_0.CLK_FREQ=`CLK_FREQ;&&&&&& //& 掉用时，用户只需提供系时钟频率和需要的波特率即可
defparam uart_0.BAUD_RATE=`BAUD_RATE;& //& 这两个参数必须设置，否则无法正确工作
参考知识库
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