快速16位二进制加法器电路图设计

来源：蜘蛛抓取(WebSpider) 时间：2016-06-08 06:38 标签： 二位二进制加法器
& 半加器 全加器 多位加法器减法器的设计（附logisim模拟）
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二进制加法器
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【字体： 】
二进制加法器
作者：&&&&文章来源：本站原创&&&&点击数：&&&&更新时间：&&&&
一、一位加法器
　1. 半加器
　　仅由两数据相应位相加，不计进位的加法。若相应位为，相加后产生半加和和向高位进位。
真值表为：
　1)异或门、与门实现
输出函数式为：。
　2)全部“与非”门和全部“或非”门实现，必须把表达式变换成“与非－与非”式。
　　实际上Si中的项是提取公共项得到的，这可用卡诺图来说明：
在二次结合时把格当作“1”了，然而总式中扣除该项即可。
　　3)全部用“或非”门实现，必须把表达式变换成“或非-或非”表达式。卡诺图中包围“0”格得“或与”表达式后，由二次求反得到：
全部“或非”门实现的逻辑电路：
半加器的电路符号：
　2. 全加器
　　能实现二个加数的对应位和相邻低位的进位一起相加的加法电路。令，为二数的相应位和低位进位，为全加后的和以及向高位的进位，则有真值表：
　1)电路用“与非”门实现(略)。
　2)用二个半加器实现。
二个半加器和“或”门实现：
　3)“与或”非门实现：将式子变换成“与―或―非”型式。方法：求时，把作为输入变量；求时，把作为输入变量得出表达式。
二、多位二进制加法器
　　多位二进制加法电路种类很多，如四位并行输入串行进位加法电路，如图所示：　　这种加法运算的速度是比较低的，在最不利的情况下，每做一次加法运算，需要经过4个全加器的传输延迟时间，才能得到稳定可靠的运算结果。
三、中规模集成超前进位加法器
　　为提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间。那么高的进位输入信号能否在相加运算开始时就知道呢？因为第i位的进位输入信号是两个加数中第i-1位以下各位数据的函数，即有：
，因此，各超前进位输出信号的产生，可按图示方案实现：由一位全加器可知：
其进位信号为：。
由此可得C-1,C0,C1,C2,C3 5个进位信号的逻辑函数。
四个全加和为：，
74LS283芯片就是按此方法设计的一个四位超前进位加法器电路：
文章录入：imefan&&&&责任编辑：ImEfan&
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四位二进制加法器课程设计
编号:10-211784 | doc 格式 | 353.50K |
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课题名称与技术要求
课题名称：
四位二进制加法器设计
技术要求：
1) 四位二进制加数与被加数输入
2) 二位数码管显示
本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个 74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择
设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和
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