存储器采用单体单字，还是多体交叉并行存储器接口设计，对系统结构设计应是透明的

来源：蜘蛛抓取(WebSpider) 时间：2016-09-26 06:52 标签： 并行存储器接口设计
【图文】Lecture 13 多体交叉存储器_百度文库
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Lecture 13 多体交叉存储器
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存储器系统课后习题参考答案
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多体交叉存储器主要解决的问题是( )。 A.扩充主存储器的容量B.提高主存储器数据传输率C.减少主存储器芯片数量D.简化线路结构_答案解析_2016年_一模/二模/三模...> 问题详情
下列说法不正确的是（)。A．单体多字存储器能提高存储器频宽B．多体存储器低位交叉编址能提高存
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提问人：匿名网友
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下列说法不正确的是()。A．单体多字存储器能提高存储器频宽B．多体存储器低位交叉编址能提高存储器频宽C．多体存储器高位交叉编址便于扩大存储器容量D．多体存储器高位交叉编址能提高存储器频宽请帮忙给出正确答案和分析，谢谢！
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1给定以下的假设，试计算直接映像Cache和2路组相联映像Cache的平均访问时间以及CPU的性能。由计算结果能得出什么结论? ①理想Cache情况下的CPI为2．0，时钟周期为2 ns，平均每条指令访存1．2次。 ②两者Cache容量均为64 KB，块大小都是32 B。 ③组相联映像Cache中的多路选择器使CPU的时钟周期增加了10％。 ④这两种Cache的失效开销都是80 ns。 ⑤命中时间为1个时钟周期。 ⑥64 KB直接映像Cache的失效率为1．4％，64 KB 2路组相联映像Cache的失效率为1．0％。请帮忙给出正确答案和分析，谢谢！2简述采用容量小且结构简单的Cache所带来的好处。请帮忙给出正确答案和分析，谢谢！3写策略主要有哪两种?它们各有什么优点?请帮忙给出正确答案和分析，谢谢！4多级包容性请帮忙给出正确答案和分析，谢谢！
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例题解析（2）
《新编计算机组成原理习题与解析》第4章主存储器，本章介绍主存储器的特点和分类，主存储器的基本结构、工作原理和性能指标，SRAM和DRAM的工作原理，ROM的类型，主存储器的连接与控制，双口RAM和多体交叉存储器的特点和工作原理。本节为例题解析。
作者：李春葆来源：清华大学出版社| 15:29
4.3.2& 例题解析（2）
【例4-3-11】由4个模块组成的多体交叉存储器采用低位地址作为体地址（体号），数据按& ①& 顺序存放，可以& ②& 。
解：本题答案为：① 存储模块编号 ② 提高存取速度。
【例4-3-12】多体并行方式有两种，其中高位交叉编址的多体存储器中，程序& ①& 存放，而低位交叉编址的多体存储器中，程序& ②& 。
解：本题答案为：① 按体内地址顺序 ② 连续存放在相邻体中。
【例4-3-13】判断以下叙述是否正确。
（1）在双口RAM中，当两个端口不同时对同一地址单元存取数据时就不会出现读/写冲突。
（2）采用多体交叉存储器时，当连续访问的存储单元位于同一存储体时可获得较高的存取速度。
（3）采用多体交叉存储器不仅能提高读/写速度，而且不会出现冲突。
（4）有M个存储体的高位交叉编址的多体存储器是采用模M编址方式。
解：（1）正确。
（2）错误。采用多体交叉存储器时，当连续访问的存储单元位于不同的存储体时可获得较高的存取速度。
（3）错误。
（4）错误。有M个存储体的低位交叉编址的多体存储器是采用模M编址方式。
【例4-3-14】并行存储器有哪几种编址方式？简述低位交叉编址存储器的工作原理。
解：并行存储器有单体多字、多体单字和多体多字等几种系统。多体交叉访问存储器可分为高位交叉编址存储器和低位交叉编址存储器。低位交叉编址又称为横向编址，连续的地址分布在相邻的存储体中，而同一存储体内的地址都是不连续的。存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。如果采用分时启动的方法，可以在不改变每个存储体存取周期的前提下，提高整个主存的速度。
【例4-3-15】设有8个模块组成的8体存储器结构，每个模块的存取周期为400ns，存储字长为32位。数据总线宽度为32位，总线传输周期为50ns，求顺序存储（高位交叉）和交叉存储（低位交叉）的存储器带宽。
解：8体存储器的总信息量=32B&8=256B。
对于8体高位交叉存储器，连续读出8个字所花的总时间：
t1=mT=8&400ns=3200ns=32&10-7s
对于8体低位交叉存储器，连续读出8个字所花费的总时间：
t2=T+(m-1)&=400ns+(8-1)&50ns=750ns=7.5&10-7s
因此，高位交叉存储器的带宽=256/(32&10-7)=8&107bps。
低位交叉存储器的带宽=256/(7.5&10-7)=34&107bps。
【例4-3-16】在一个具有4个存储体的低位多体交叉存储器中，如果处理器的访存地址为以下十进制值。求该存储器比单体存储器的平均访问速率提高多少（忽略初启时的延迟）？
（1）、0003、&、0100
（2）、0006、&、0200
（3）、0009、&、0300
解：（1）各个访问操作可以交叉进行，访问速率可达到单体存储器的4倍。
（2）只有2个存储体交叉访问时，访问速率才可达到单体存储器的2倍。
（3）访问的存储体分别是3，2，1，0，3，&，各属于不同的存储体，访问速率可达到单体存储器的4倍。
【例4-3-17】若低位交叉的8体并行主存按字节编址，每个模块的读写宽度为两个字节，请给出8体交叉并行主存的编址情况图示，若每个模块的读写周期均为250ns，求8体交叉并行主存的带宽。若读操作所涉及的8个单元地址为下列两种情况，试分别计算这两种情况下8体交叉并行主存的实际带宽。
（1）8880H，8881H，8882H，8883H，8884H，8885H，8886H，8887H。
（2）8880H，8884H，8888H，888CH，8890H，8894H，8898H，889CH。
解：8体主存的编址如图4.33所示。每个方框代表一个模块，框内的十六进制数代表该模块的编址。由于按字节编址，每个模块每次读写两个字节，所以各模块的地址均是偶数，8个主存模块按低位交叉进行编址，所以各模块的最低一位十六进制数分别是0、2、4、6、8、A、C、E，体现了编址特点，其中X代表任意一位十六进制数。
8体交叉并行主存带宽应当是单个模块带宽的8倍：8 (2B/250ns)=64MB/s。
情况（1）的8个地址是连续的，涉及8体交叉并行主存储器的U0~U3共4个模块，U4~U7的读出没有意义，所以在这种情况下，并行主存的实际带宽为：4 (2B/250ns)=32MB/s。
情况（2）的8个字节地址不连续，仅涉及U0、U2、U4和U6共4个模块，而且每个模块中仅有1个字节的读出是有意义的，所以每次只能读出4个需要读的字节，4个字节的带宽为：4 (1B/250ns)=16MB/s。
【例4-3-18】有一个整型数组a[16]，该数组在4体低位交叉存储器中的存储位置如图4.34所示，CPU每隔1/4存储周期就启动一次访问操作，请问依次完成这16个字需要多少个存储周期？
解：4个存储体交叉访问，在依次访问数据时没有发生冲突，可以保持每隔1/4存储周期启动一次访问操作的速度。第一个数据从启动到完成是1个存储周期，其余15个数据中每个数据都比前一个数据晚1/4个存储周期完成访问，总的访问时间=1+14&1/4=4.75个周期。
【责任编辑： TEL：（010）】&&&&&&
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