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怎样提高系统的时钟
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&&本文介绍怎样提高系统的工作频率以及在那个模块会影响系统的时钟!
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你可能喜欢(Tco是时钟到数据输出的延时;Tdelay是组合逻辑的延时;Tsetup是触发器的建立时间) 图2 分割组合逻辑  PLD开发软件中也有一些设置,通过修改这些设置,可以提高编译后系统速度,但这种速度的提高是很有限的,我们只有理解系统速度的基本原理,认真的优化设计方案,才能从根本上提高系统的运行速度。
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地址: 电话:(86)774-2826670& & &&)换EP1C6Q240C6,将时钟频率设置为162MHZ,重新综合。
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谢谢楼上的, 实在没办法了&&就只能换C6的看,不过从手册看来&&好象这个频率又是可以承受的,不知道实际能否优化出来,跑到这个频率。& &
那个设置162M再综合,&&162M是在TIME REQUEST里设置吗?&&这样 软件就会根据这个频率要求去找合适的路径?
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EP1C6这个片子够古老的,没看手册,跑这么高的频率,主要看综合器的本事了,用 Synplify pro 如何,SynplifyPRO的频率设置为180M,或更高,
UID378283&帖子1194&精华0&积分11271&资产11271 信元&发贴收入6255 信元&推广收入0 信元&附件收入16993 信元&下载支出12102 信元&阅读权限70&在线时间1215 小时&注册时间&最后登录&
你用的是cyclone几代的?难道1代?
我以前用CYCLONE iii跑184M没啥问题,偶尔有些地方需要做些约束与优化的,
altera自己出了很多这方面的培训PPT,你可以向他们要。
UID177127&帖子49&精华0&积分0&资产0 信元&发贴收入245 信元&推广收入0 信元&附件收入0 信元&下载支出295 信元&阅读权限10&在线时间12 小时&注册时间&最后登录&
Timing Violate, 請重新合成 或是換高速器件 或嘗試修改PCB(IR Drop).
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谢谢各位了, 你们说的方法我都试试看, 我想如果是数据到FPGA IO脚时候采样不准的话 ,那就好象对于FPGA内部没啥地方可以约束优化了吧???&&要么就是IO口承受不了这个频率速度, 要么 PCB方面不是非常好导致信号出现偏差。
还有一个就是 所谓时序约束设置了以后,编译出来只是会警告一些不符合要求的信号,让我们自己想办法,还是约束之后,编译器会尽量按我们约束的要求去综合布局步线?????
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本帖最后由 sirius.yuan 于
13:17 编辑
1、IO是否能够承受这个频率速度,从时序分析报告结果可以看出来。
对IO约束建立保持时间,时序分析器会对从IO管脚处到逻辑代码的第一级接收处的路径分析最大频率。
2、约束时序后,软件会尽量按你的约束进行布局布线,以及做一些优化。但是如果约束过于严格,软件布线时间会变长甚至无法布出版本。
3、对于数据总线,最好锁入IOB中。可以看一下器件手册是否支持。
UID162224&帖子190&精华0&积分3548&资产3548 信元&发贴收入1900 信元&推广收入0 信元&附件收入56 信元&下载支出5065 信元&阅读权限50&在线时间150 小时&注册时间&最后登录&
或者代码上有需要优化的地方
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高手高手啊
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