如何避免synplify综合时的wifi信号放大器有用吗名称变化

来源：蜘蛛抓取(WebSpider) 时间：2016-12-06 11:05 标签： wifi信号放大器有用吗

分别尝试采用Quartus和ISE调用第三方综合軟件Synplify进行综合

Synplify 使用过程中最常用的选项及命令嘚介绍

一、 状态机相关

FSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机根据状态数量的不同选择不同的编码方式。状态數量在0~4之间采用顺序编码(Sequential)状态数量在5~40之间采用独热码(One hot)，状态数量在40以上采用格雷码(Gray)对状态机状态进行“可到达分析”，优化掉无法到達的状态和无法执行到的语句FSM Explorer Option它是FSM Compiler的一个子选项，勾选FSM Explorer则FSM Compiler也会被自动选中勾选FSM Explorer会影响状态机的编码方式，它对每一个检测到的状态机嘗试三种不同的编码方式之后选择最优的编码方式Syn_state_machine syn_state_machine=1 */;如果我们希望某一部分代码按状态机综合但是我们没有勾选FSM Compiler选项或者FSM Compiler没有将它视为状態机，则可以使用上述代码描述将其指定为状态机同样，也可以将其指定为“非状态机”Syn_encoding Attribute可选的值有“onehot”，“gray”“sequential”，“safe”“original”。强烈建议对每一个状态机使用“safe”它可以在状态机受到扰动进入非法状态时自动将其复位到一个有效的状态，避免状态机“死机”②、 面积和速度优化是一个全局选项，勾选此选项则允许编译器共用互相排斥语句中的算术单元常用于加法器、减法器等，有时对Reg/LUT也会畧有减少Pipelining Option它们都是全局选项。若选中Retiming则Pipelining会自动被选中Pipelining只改变寄存器的位置，通过移动寄存器的位置优化寄存器之间的组合逻辑级数達到优化时序的目的。而Retiming不仅改变寄存器的位置还可能改变寄存器的数量值得注意的是，它在改变寄存器数量时不会改变寄存器的级数确保设计者预期的逻辑功能不被改变。Fanout

attribute和工艺相关性较大使用时需确认所用FPGA器件是否支持该属性。同时该属性只是“尽力而为”，並不能保证最终结果一定符合设计者意图强烈建议最终实现后在ISE/Quartus II中检查确认。Syn_probe AttributeSyn_probe attribute 可以用来方便测试对一个内部寄存器使用syn_probe后，它在综合絀的网表中成为顶层端口若不使用该属性，则可能需要逐级修改设计文件(HDL代码)将内部寄存器连接到顶层

    在Xilinx ISE中使用Synopsys Synplify综合时注意约束文件*.ucf需在当前工程的文件夹下。不要将其它文件夹下的同名文件的约束当成当前工程下文件的约束

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