为什么电流镜结构的 cmos 电路所在支路电流一样，而不管电流输出负载？
看到我关注的好几个朋友都关注了这道题。我来简单答一下，希望有所帮助。其实题主只要想明白一个事儿，剩下的问题就迎刃而解了。这个问题就是：为什么处于饱和区的mos晶体管，其drain端电流不会随drain端电压的变化而变化。不用去分析公式，这里做一个简单的类比来说清楚这个道理。想像有人在直布罗陀海峡，也就是地中海和大西洋之间，建了一个大坝。隔开了两片大海。这个大坝的高度可以调节。它可以长高来实现“关断”；也可以朝下缩，让两片海洋相连，实现“导通”。如下图所示，为关断状态的大坝。大坝的高度高于两边的水位，因此没有水流可以从大坝上面流过。接下来是导通的大坝。大坝的高度比两边水位都低。因此水流可以从大坝上方流过。很显然，水流的速度跟以下几个条件相关：1. 大坝的宽度（图中未表示的第三个维度，z轴）。 这就是说，大坝越宽，单位时间内流过的水流就会越多。2. 大坝的长度（图中的x维度）。 大坝越长，那么水流应该越小。因为大坝上水平面的斜度会越低。3. 大坝的深度。 大坝越深，则可以有更多的横截面积容水流通过，因此可以有更大的水流。4. 也可以注意到，左右两边水面的高度差，也会决定水流的大小。很显然，如果右侧的水位更低一些，那么水流必然将会增大。那么，假如右侧的水位一直不停降低呢？水流会一直增大吗？答案是否定的。如果右侧的水位继续降低，降低到低于大坝高度的位置，那么水流的大小会开始趋于不变。这就是我们所谓的“饱和”如下图所示当右侧水位的高度低于大坝的高度之后，再继续降低其水位，将无助与增加水流的速度。这是很显然的，水流会在大坝右上方达到其最低高度。之后，大坝上方的水流形状将保持恒定。电流也即随之恒定。再降低水位，最终结果也就是这样：尼亚加拉大瀑布，图片来自百度百科是的，这就是电流源了。不管下边儿落差会有多高，上面就只提供这么大的电流。要更多要更少，都不行。上面做的这个类比，大坝就好比是MOSFET。 水位就好比电位。在MOS出于线性区的时候。其下方有一条贯穿沟道的反型层。Source端电压和Drain端电压都能影响反型层的厚度，因此，流过gate下方沟道的电流不仅跟Vgs强相关，也跟Vgd（同时也跟Vds）强相关。而当MOS出于饱和区的时候，沟道下方的反型层的形状，只跟Vgs强相关了。靠近drain端不存在反型层。只有非常薄的一层耗尽层。（实在是太短，载流子都可以轻而易举地穿过）所以，这个时候Vds，同时也就是Vgd，变得不重要了。在题主提到的问题里面，当上方的两个PMOS被连接成电流镜接法的时候，其中一个PMOS，drain和gate被短接在一起，必然是出于饱和区的。另外一个PMOS，只要处于饱和区，就可以有一样大小的电流。当然，实际上，随着Vds的增加，沟道的有效宽度会减小一些。因为大多数Vds事实上都降落在了上文提到的那层耗尽层上。这里有一个PN结。我们知道，随着PN结上面反向的耐压增加，结的宽度要展宽。所以当Vds增大的时候，结的宽度会展宽一些，剩下的有效沟道长度就会变短一点。因此沟道内的电场强度（跟沟道的长度是成反比的）就会增加，这样，会使得电流的大小增加一些。为了改善这种情况，可以增加一级cascode PMOS来使得电流镜所镜像的电流更加稳定。（文中水坝部分内容实际来自Tsvidis： MOS原理与建模 ）同时感谢
来源：知乎
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关于电路的那些常识性概念
　　一.本文引用地址：　　集成电路的主要型式为晶体管-晶体管逻辑门(transistor-transistor&logic&gate)，大部分都采用5V电源。　　1.输出高电平Uoh和输出低电平Uol　　Uoh≥2.4V,Uol≤0.4V　　2.输入高电平和输入低电平　　Uih≥2.0V，Uil≤0.8V　　二.　　电路是电压控制器件，输入电阻极大，对于干扰信号十分敏感，因此不用的输入端不应开路，接到地或者电源上。电路的优点是噪声容限较宽，静态功耗很小。　　1.输出高电平Uoh和输出低电平Uol　　Uoh≈VCC，Uol≈GND　　2.输入高电平Uoh和输入低电平Uol　　Uih≥0.7VCC,Uil≤0.2VCC&(VCC为电源电压，GND为地)　　从上面可以看出:　　在同样5V电源电压情况下，COMS电路可以直接驱动TTL，因为CMOS的输出高电平大于2.0V,输出低电平小于0.8V;而TTL电路则不能直接驱动CMOS电路，TTL的输出高电平为大于2.4V，如果落在2.4V～3.5V之间，则CMOS电路就不能检测到高电平，低电平小于0.4V满足要求，所以在TTL电路驱动COMS电路时需要加上拉电阻。如果出现不同电压电源的情况，也可以通过上面的方法进行判断。　　如果电路中出现3.3V的COMS电路去驱动5V&CMOS电路的情况，如3.3V单片机去驱动74HC,这种情况有以下几种方法解决，最简单的就是直接将74HC换成74HCT(74系列的输入输出在下面有介绍)的芯片，因为3.3V&CMOS&可以直接驱动5V的TTL电路;或者加电压转换芯片;还有就是把单片机的I/O口设为开漏，然后加上拉电阻到5V，这种情况下得根据实际情况调整电阻的大小，以保证信号的上升沿时间。　　三.74系列简介　　74系列可以说是我们平时接触的最多的芯片，74系列中分为很多种，而我们平时用得最多的应该是以下几种：74LS，74HC，74HCT这三种，这三种系列在电平方面的区别如下：　　输入电平&输出电平　　74LS&TTL电平&TTL电平　　74HC&COMS电平&COMS电平　　74HCT&TTL电平&COMS电平　　————————————————————————————　　TTL和CMOS电平　　1、TTL电平(什么是TTL电平)：　　输出高电平&2.4V,输出低电平&0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平&=2.0V，输入低电平&=0.8V，噪声容限是0.4V。　　2、CMOS电平：　　1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。　　3、电平转换电路：　　因为TTL和COMS的高低电平的值不一样(ttl&5v&==&cmos&3.3v)，所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。　　4、OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。　　5、TTL和COMS电路比较：　　1)TTL电路是电流控制器件，而CMOS电路是电压控制器件。　　2)TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。　　3)COMS电路的锁定效应：　　COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。　　防御措施：&1)在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。　　2)芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。　　3)在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。　　4)当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS路得电&源，再开启输入信号和负载的电源;关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。　　6、COMS电路的使用注意事项　　1)COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。　　2)输入端接低内阻的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。　　3)当接长信号传输线时，在COMS电路端接匹配电阻。　　4)当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。　　5)COMS的输入电流超过1mA，就有可能烧坏COMS。　　7、TTL门电路中输入端负载特性(输入端带电阻特殊情况的处理)：　　1)悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。　　2)在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧&时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。　　8、TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢?那是因为当三极管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的&0，而是约0。而这个就是漏电流。　　开漏输出：OC门的输出就是开漏输出;OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。　　9、什么叫做图腾柱，它与开漏电路有什么区别?　　TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MA　　————————————————————————　　CMOS&器件不用的输入端必须连到高电平或低电平,&这是因为&CMOS&是高输入阻抗器件,&理想状态是没有输入电流的.&如果不用的输入引脚悬空,&很容易感应到干扰信号,&影响芯片的逻辑运行,&甚至静电积累永久性的击穿这个输入端,&造成芯片失效.　　另外,&只有&4000&系列的&CMOS&器件可以工作在15伏电源下,&74HC,&74HCT&等都只能工作在&5伏电源下,&现在已经有工作在&3伏和&2.5伏电源下的&CMOS&逻辑电路芯片了.　　CMOS电平和TTL电平:　　CMOS逻辑电平范围比较大，范围在3～15V，比如4000系列当5V供电时，输出在4.6以上为高电平，输出在0.05V以下为低电平。输入在3.5V以上为高电平，输入在1.5V以下为低电平。　　而对于TTL芯片，供电范围在0～5V，常见都是5V，如74系列5V供电，输出在2.7V以上为高电平，输出在&0.5V以下为低电平，输入在2V以上为高电平，在0.8V以下为低电平。因此，CMOS电路与&TTL电路就有一个电平转换的问题，使两者电平域值能匹配。　　有关逻辑电平的一些概念&：　　要了解逻辑电平的内容，首先要知道以下几个概念的含义：　　1：输入高电平(Vih)：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。　　2：输入低电平(Vil)：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。　　3：输出高电平(Voh)：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。　　4：输出低电平(Vol)：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。　　5：&阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输&出，则必须要求输入高电平&&Vih，输入低电平　　对于一般的逻辑电平，以上参数的关系如下：　　Voh&&&Vih&&&Vt&&&Vil&&&Vol　　6：Ioh：逻辑门输出为高电平时的负载电流(为拉电流)。　　7：Iol：逻辑门输出为低电平时的负载电流(为灌电流)。　　8：Iih：逻辑门输入为高电平时的电流(为灌电流)。　　9：Iil：逻辑门输入为低电平时的电流(为拉电流)。　　门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路(OC)、漏极开路(OD)、发射极开路(OE)，使用时应审查是否接上拉电阻(OC、OD门)或下拉电阻(OE门)，以及电阻阻值是否合适。对于集电极开路(OC)门，其上拉电阻阻值RL应满足下面条件：　　(1)：RL&&&(VCC-Voh)/(n*Ioh+m*Iih)　　(2)：RL&&&(VCC-Vol)/(Iol+m*Iil)　　其中n：线与的开路门数;m：被驱动的输入端数。　　10：常用的逻辑电平　　·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL;RS232、RS422、LVDS等。　　·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列(5V&TTL和5V&CMOS)、3.3V系列，2.5V系列和1.8V系列。　　·5V&TTL和5V&CMOS逻辑电平是通用的逻辑电平。　　·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。　　·低电压的逻辑电平还有2.5V和1.8V两种。　　·ECL/PECL和LVDS是差分输入输出。　　·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。　　——————————————————————————　　OC门，又称集电极开路(漏极开路)与非门门电路，Open&Collector(Open&Drain)。　　为什么引入OC门?　　实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据(状态电平)用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。　　OC门主要用于3个方面：　　1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大;从确保足够的驱动电流考虑应当足够小。　　2、线与逻辑，即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流(灌电流)，而烧坏器件。在硬件上，可用OC门或三态门(ST门)来实现。&用OC门实现线与，应同时在输出端口应加一个上拉电阻。　　3、三态门(ST门)主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号(EN)中只允许有一个为有效电平(如高电平)，由于三态门的输出是推拉式的低阻输出，且不需接上拉(负载)电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。　　————————————————————————　　什么是OC、OD?　　集电极开路门(集电极开路&OC&或漏极开路&OD)　　Open-Drain是漏极开路输出的意思，相当于集电极开路(Open-Collector)输出，即TTL中的集电极开路(OC)输出。一般用于线或、线与，也有的用于电流驱动。　　Open-Drain是对MOS管而言，Open-Collector是对双极型管而言，在用法上没啥区别。　　开漏形式的电路有以下几个特点：　　a.&利用外部电路的驱动能力，减少IC内部的驱动。&或驱动比芯片电源电压高的负载.　　b.可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快;上升延是无源的外接电阻，速度慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。　　c.&可以利用改变上拉电源的电压，改变传输电平。例如加上上拉电阻就可以提供TTL/CMOS电平输出等。　　d.&开漏Pin不连接外部的上拉电阻，则只能输出低电平。一般来说，开漏是用来连接不同电平的器件，匹配电平用的。　　正常的CMOS输出级是上、下两个管子，把上面的管子去掉就是OPEN-DRAIN了。这种输出的主要目的有两个：电平转换和线与。　　由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样你就可以进行任意电平的转换了。　　线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为OPEN-DRAIN上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。(而正常的CMOS输出级，如果出现一个输出为高另外一个为低时，等于电源短路。)　　OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大;反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。
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CMOS逻辑门电路
　　CMOS逻辑门电路是在TTL电路问世之后
，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，由于制造工艺的改进，CMOS电路的性能有可能超越TTL而成为占主导地位的逻辑器件
。CMOS电路的工作速度可与TTL相比较，而它的功耗和抗干扰能力则远优于TTL。此外，几乎所有的超大规模存储器件
，以及PLD器件都采用CMOS艺制造，且费用较低。　　早期生产的CMOS门电路为4000系列
，随后发展为4000B系列。当前与TTL兼容的CMO器件如74HCT系列等可与TTL器件交换使用。下面首先讨论CMOS反相器，然后介绍其他CMO逻辑门电路。
MOS管结构图
MOS管主要参数：
1.开启电压VT　　·开启电压（又称阈值电压）：使得源极S和漏极D之间开始形成导电沟道所需的栅极电压；　　·标准的N沟道MOS管，VT约为3～6V；　　·通过工艺上的改进，可以使MOS管的VT值降到2～3V。
直流输入电阻RGS　　·即在栅源极之间加的电压与栅极电流之比　　·这一特性有时以流过栅极的栅流表示　　·MOS管的RGS可以很容易地超过1010Ω。
漏源击穿电压BVDS　　·在VGS=0（增强型）的条件下
，在增加漏源电压过程中使ID开始剧增时的VDS称为漏源击穿电压BVDS　　·ID剧增的原因有下列两个方面：　　（1）漏极附近耗尽层的雪崩击穿　　（2）漏源极间的穿通击穿　　·有些MOS管中，其沟道长度较短，不断增加VDS会使漏区的耗尽层一直扩展到源区，使沟道长度为零，即产生漏源间的穿通，穿通后，源区中的多数载流子，将直接受耗尽层电场的吸引，到达漏区，产生大的ID
栅源击穿电压BVGS　　·在增加栅源电压过程中，使栅极电流IG由零开始剧增时的VGS，称为栅源击穿电压BVGS。
低频跨导gm　　·在VDS为某一固定数值的条件下
，漏极电流的微变量和引起这个变化的栅源电压微变量之比称为跨导　　·gm反映了栅源电压对漏极电流的控制能力　　·是表征MOS管放大能力的一个重要参数　　·一般在十分之几至几mA/V的范围内
导通电阻RON　　·导通电阻RON说明了VDS对ID的影响
，是漏极特性某一点切线的斜率的倒数　　·在饱和区，ID几乎不随VDS改变，RON的数值很大
，一般在几十千欧到几百千欧之间　　·由于在数字电路中
，MOS管导通时经常工作在VDS=0的状态下，所以这时的导通电阻RON可用原点的RON来近似　　·对一般的MOS管而言，RON的数值在几百欧以内
极间电容　　·三个电极之间都存在着极间电容：栅源电容CGS&、栅漏电容CGD和漏源电容CDS　　·CGS和CGD约为1～3pF　　·CDS约在0.1～1pF之间
低频噪声系数NF　　·噪声是由管子内部载流子运动的不规则性所引起的　　·由于它的存在，就使一个放大器即便在没有信号输人时，在输　　　出端也出现不规则的电压或电流变化　　·噪声性能的大小通常用噪声系数NF来表示，它的单位为分贝（dB）　　·这个数值越小，代表管子所产生的噪声越小　　·低频噪声系数是在低频范围内测出的噪声系数　　·场效应管的噪声系数约为几个分贝，它比双极性三极管的要小
一、CMOS反相器
　　由本书模拟部分已知，MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。　　下图表示CMOS反相器电路，由两只增强型MOSFET组成，其中一个为N沟道结构，另一个为P沟道结构。为了电路能正常工作，要求电源电压VDD大于两个管子的开启电压的绝对值之和，即
VDD＞(VTN＋|VTP|)
1.工作原理
　　首先考虑两种极限情况：当vI处于逻辑0时
，相应的电压近似为0V；而当vI处于逻辑1时，相应的电压近似为VDD。假设在两种情况下N沟道管
TN为工作管P沟道管TP为负载管。但是，由于电路是互补对称的，这种假设可以是任意的，相反的情况亦将导致相同的结果。　　下图分析了当vI=VDD时的工作情况。在TN的输出特性iD—vDS（vGSN＝VDD）(注意vDSN=vO)上
，叠加一条负载线，它是负载管TP在
vSGP=0V时的输出特性iD－vSD。由于vSGP＜VT（VTN=|VTP|=VT），负载曲线几乎是一条与横轴重合的水平线。两条曲线的交点即工作点。显然，这时的输出电压vOL≈0V（典型值＜10mV
，而通过两管的电流接近于零。这就是说，电路的功耗很小（微瓦量级）
　　下图分析了另一种极限情况，此时对应于vI＝0V。此时工作管TN在vGSN＝0的情况下运用，其输出特性iD－vDS几乎与横轴重合
，负载曲线是负载管TP在vsGP＝VDD时的输出特性iD－vDS。由图可知，工作点决定了VO＝VOH≈VDD；通过两器件的电流接近零值
。可见上述两种极限情况下的功耗都很低。
　　由此可知，基本CMOS反相器近似于一理想的逻辑单元，其输出电压接近于零或+VDD，而功耗几乎为零。
2.传输特性
　　下图为CMOS反相器的传输特性图。图中VDD=10V，VTN=|VTP|=VT=
VDD＞（VTN＋|VTP|），因此，当VDD-|VTP|&vI&VTN&时,TN和TP两管同时导通。考虑到电路是互补对称的，一器件可将另一器件视为它的漏极负载。还应注意到，器件在放大区（饱和区）呈现恒流特性，两器件之一可当作高阻值的负载。因此，在过渡区域，传输特性变化比较急剧。两管在VI=VDD/2处转换状态。
3.工作速度
　　CMOS反相器在电容负载情况下，它的开通时间与关闭时间是相等的，这是因为电路具有互补对称的性质。下图表示当vI=0V时
，TN截止，TP导通，由VDD通过TP向负载电容CL充电的情况。由于CMOS反相器中，两管的gm值均设计得较大，其导通电阻较小，充电回路的时间常数较小。类似地，亦可分析电容CL的放电过程。CMOS反相器的平均传输延迟时间约为10ns。
二、CMOS门电路
1.与非门电路
　　下图是2输入端CMOS与非门电路，其中包括两个串联的N沟道增强型MOS管和两个并联的P沟道增强型MOS管。每
个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导
通，输出为高电平；仅当A、B全为高电平时，才会使两个串联的NMOS管都导通，使两个并联的PMOS管都截止，输出为低电平。
　　因此，这种电路具有与非的逻辑功能，即　　n个输入端的与非门必须有n个NMOS管串联和n个PMOS管并联。
2.或非门电路
　　下图是2输入端CMOS或非门电路。其中包括两个并联的N沟道增强型MOS管和两个串联的P沟道增强型MOS管。
　　当输入端A、B中只要有一个为高电平时，就会使与它相连的NMOS管导通，与它相连的PMOS管截止，输出为低电平；仅当A、B全为低电平时，两个并联NMOS管都截止，两个串联的PMOS管都导通，输出为高电平。　　因此，这种电路具有或非的逻辑功能，其逻辑表达式为
　　显然，n个输入端的或非门必须有n个NMOS管并联和n个PMOS管并联。　　比较CMOS与非门和或非门可知，与非门的工作管是彼此串联的，其输出电压随管子个数的增加而增加；或非门则相反，工作管彼此并联，对输出电压不致有明显的影响。因而或非门用得较多。
3.异或门电路
　　上图为CMOS异或门电路。它由一级或非门和一级与或非门组成。或非门的输出。而与或非门的输出L即为输入A、B的异或
　　如在异或门的后面增加一级反相器就构成异或非门，由于具有的功能，因而称为同或门。异成门和同或门的逻辑符号如下图所示。
三、BiCMOS门电路
　　双极型CMOS或BiCMOS的特点在于，利用了双极型器件的速度快和MOSFET的功耗低两方面的优势，因而这种逻辑门电路受到用户的重视。
1.BiCMOS反相器
　　上图表示基本的BiCMOS反相器电路，为了清楚起见，MOSFET用符号M表示BJT用T表示。T1和T2构成推拉式输出级。而Mp、MN、M1、M2所组成的输入级与基本的CMOS反相器很相似。输入信号vI同时作用于MP和MN的栅极。当vI为高电压时MN导通而MP截止；而当vI为低电压时,情况则相反，Mp导通，MN截止。当输出端接有同类BiCMOS门电路时，输出级能提供足够大的电流为电容性负载充电。同理，已充电的电容负载也能迅速地通过T2放电。　　上述电路中T1和T2的基区存储电荷亦可通过M1和M2释放，以加快电路的开关速度。当vI为高电压时M1导通，T1基区的存储电荷迅速消散。这种作用与TTL门电路的输入级中T1类似。同理
，当vI为低电压时，电源电压VDD通过MP以激励M2使M2导通，显然T2基区的存储电荷通过M2而消散。可见，门电路的开关速度可得到改善。
2.BiCMOS门电路
　　根据前述的CMOS门电路的结构和工作原理，同样可以用BiCMOS技术实现或非门和与非门。如果要实现或非逻辑关系，输入信号用来驱动并联的N沟道MOSFET，而P沟道MOSFET则彼此串联。正如下图所示的
2输入端或非门。
　　当A和B均为低电平时，则两个MOSFET
MPA和MPB均导通，T1导通而MNA和MNB均截止，输出L为高电平。与此同时，M1通过MPA和MpB被VDD所激励，从而为T2的基区存储电荷提供一条释放通路。　　另一方面，当两输入端A和B中之一为高电平时
，则MpA和MpB的通路被断开，并且MNA或MNB导通，将使输出端为低电平。同时，M1A或M1B为T1的基极存储电荷提供一条释放道路。因此
，只要有一个输入端接高电平，输出即为低电平。
四、CMOS传输门
　　MOSFET的输出特性在原点附近呈线性对称关系，因而它们常用作模拟开关。模拟开关广泛地用于取样——保持电路、斩波电路、模数和数模转换电路等。下面着重介绍CMOS传输门。
　　所谓传输门（TG）就是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成，如上图所示。TP和TN是结构对称的器件，它们的漏极和源极是可互换的。设它们的开启电压|VT|=2V且输入模拟信号的变化范围为-5V到+5V
。为使衬底与漏源极之间的PN结任何时刻都不致正偏
，故TP的衬底接+5V电压，而TN的衬底接-5V电压
。两管的栅极由互补的信号电压（+5V和-5V）来控制，分别用Ｃ和表示。　　传输门的工作情况如下：当C端接低电压-5V时TN的栅压即为-5V，vI取-5V到+5V范围内的任意值时，TN均不导通。同时,TP的栅压为+5V，TP亦不导通。可见，当C端接低电压时，开关是断开的。　　为使开关接通，可将C端接高电压+5V。此时TN的栅压为+5V
，vI在-5V到+3V的范围内，TN导通。同时TP的棚压为-5V
，vI在-3V到+5V的范围内TP将导通。　　由上分析可知，当vI＜-3V时，仅有TN导通，而当vI＞+3V时，仅有TP导通当vI在-3V到+3V的范围内，TN和TP两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管的导通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优点。　　在正常工作时，模拟开关的导通电阻值约为数百欧，当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。　　CMOS传输门除了作为传输模拟信号的开关之外，也可作为各种逻辑电路的基本单元电路。
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