SDHC控制器代码移植日记一（SD_CRC_7）
题记：是个不可多得的开源好网站，虽然很多时候并不是download下来的代码就直接能用，但是能够多参考前人的努力成果，并且消化后转化为自己的东西能很大程度上加速工程项目的开发。从他人的代码里也能够学到很多设计的精髓，也很有助于自身水平的提高，并且这个提高是立竿见影的。特权同学最近在移植一个，解读他人代码的过程是很痛苦的，但是从这几天解读的过程中感觉收获颇丰，能够在这个过程中提升自己，就凭这一点就足以让我鼓起勇气坚持下去。
&&&&&&&& 未来一段时间的博文里会慢慢的来分析这些代码，可能不会上传整理过的源码（大家可以到opencores下载源码），但是会从整体功能、接口时序等方面入手来分析这份代码。感兴趣的朋友可以从今天这篇最简单的SD_CRC_7模块解读开始，和特权同学一起进入SDHC控制器的代码移植之旅。
2．SD_CRC_7模块
2.1 功能原理图
2.2 接口定义与说明：
&&&& //系统信号，时钟和复位
input CLK;&&& //输入时钟信号
input RST;&&&& //CRC7模块复位信号，高有效&&&&&&&&&&&&&&&&&&&&&&
&&&& //功能实现信号&&&&&&&&&&&&&&
input BITVAL;&&&&&& //CRC7下一个输入bit
input E&&&&&&& //CRC7校验功能使能信号
output reg [6:0] CRC;& //输出的校验结果
2.3 接口功能描述
&&&&&&&& BITVAL为图2的data_in信号，CRC为图2的data_out信号。当Enable信号有效（高电平）后，每个时钟的上升沿锁存一次BITVAL数据，40个时钟周期后，Enable信号撤销（低电平），此时的CRC[6:0]值即40bit数据对应的CRC7校验值。
关注微信公众号鼍皇量皇璺鲁曼鼍曼｜鼍量―鼍ｉｍｍＳＤ＃控制器的；ｍｍ；ｍ一＝－ｍ，ｐｍ―●置●■置量量曼曼量虽罾鼍量―；ＳＤＣＬＫ；ＳｔＸ：Ｌｒｄ空制；命令回复控制；寄存器组；ＡＨＢ；ｓｌａｖｅＣｌｔＣ７ＣＭＤＳＤ；接口数据控制；３２比特移位寄存器；ＦＩＦＯ（３２字节）ＣＲＣｌ６?４总线ｌＤＡＴ；发黼收控制ｌ；图３．１ＳＤ卡控制器模块划分；Ｆｉｇｕｒｅ３－１ＳＤｃａｒｄｃ
鼍皇量皇璺鲁曼鼍曼｜鼍量―鼍ｉｍｍＳＤ＃控制器的设计
ｍ一＝－ｍ，ｐｍ―●置●■置量量曼曼量虽罾鼍量―■―量■■―■―Ｉ
ＳＤＣＬＫ
ＳｔＸ：Ｌｒｄ空制
命令回复控制
ｓｌａｖｅＣｌｔＣ７ＣＭＤＳＤ
接口数据控制
３２比特移位寄存器
ＦＩＦＯ（３２字节）ＣＲＣｌ６?４总线ｌＤＡＴ
发黼收控制ｌ
图３．１ＳＤ卡控制器模块划分
Ｆｉｇｕｒｅ３－１ＳＤｃａｒｄｃｏｎｔｒｏｌｌｅｒｍｏｄｕｌｅｐａｒｔｉｔｉｏｎ
ＳＤ卡控制器与ＳＤ卡之间命令和回复通讯的实现需要建立一个命令发送和回复接收模块及相应的７比特ＣＲＣ生成单元，该模块控制ＳＤ总线上ＣＭＤ线上的传输。
对于数据的传输，同样需要建立数据收发模块和１６比特ＣＲＣ生成单元来将数据打包成ＳＤ规范要求的格式，该模块将控制ＳＤ总线上４根ＤＡＴ线上的传输。
寄存器组中则包含了ＣＰＵ可访问的所有寄存器，ＣＰＵ通过ＡＨＢ接口访问其中的寄存器，配置和控制ＳＤ卡控制器，实现与ＳＤ卡之间的通信。
由于系统内核速度远高于ＳＤ卡速度，控制器内部设计一个ＦＩＦＯ做为缓冲将有助于实现数据高速、连续地传输。通常ＨＦＯ越大将带来越高的系统效率，但也将占用更多的芯片面积。折中考虑速度和面积，本ＳＤ卡控制器中使用了３２字节的ＦＩＦＯ［１６１。该ＦＩＦＯ同样挂于ＡＨＢ总线，ＣＰＵ和ＤＭＡ控制器可对其直接进行读写。
下文将对各模块实现方法进行详细说明。
３．３．１ＡＨＢＳＩａｖｅ接口
ＡＩ－ＩＢＭａｓｔｅｒ通过该接Ｅｌ模块实现对ＳＤ卡控制器内的寄存器和ＦＩＦＯ的访问。在ＡＨＢＳｌａｖｅ中存在两个ＨＲＥＡＤＹ信号，ＨＲＥＡＤＹＯ为ＡＨＢＳｌａｖｅ的输出信号，表示该ｓｌａｖｅ当前是否准备好进行数据传输；ＨＲＥＡＤＹＩ为ＡＨＢＳｌａｖｅ的输入信号，表示当前ＡＨＢ总线上其他ｓｌａｖｅ是否处于ｒｅａｄｙ状态【１７】。
由ＡＨＢ规范可知，对于一个ＡＨＢｓｌａｖｅ来说，只有输入ＨＴＲＡＮＳ［１］和
北京Ｉ．业大学工宁坝士宁位论文
ＨＲＥＡＤＹＩ同时为高才表示当前的传输是有效的。在每个ＨＣＬＫ上升沿，若ＨＴＲＡＮＳ［１］和ＨＲＥＡＤＹＩ同时为高则应采样ＨＡＤＤＲ、ＨＷＲＩＴＥ和ＨＳＩＺＥ信号。采样后的ＨＡＤＤＲ信号经过译码生成各寄存器的选通信号，ＨＷＲＩＴＥ信号则指示当前的操作为读还是写。若为读操作，则相应寄存器的值被放到ＨＲＤＡＴＡ数据线上，该数据在下个ＨＣＬＫ上升沿被ＡＨＢＭａｓｔｅｒ采样；若为写操作，还应结合ＨＡＤＤＲ和ＨＳＩＺＥ生成相应的字节使能信号，在下个ＨＣＬＫ的上升沿，将ＨＷＤＡＴＡ中字节使能的数据写至被选通的寄存器。
该模块对ＡＨＢＭａｓｔｅｒ发起的传输总是处于ｒｅａｄｙ状态，因此模块输出的ＨＲＥＡＤＹＯ信号是锁定为ｌ的，也无须支持ＳＰＬＩＴ／ＲＥＴＲＹ传输，模块的接口中也没有ＨＲＥＳＰ信号。
模块的接口如图３．２所示。
ＡＨＢ接口模块ｈｒｄａｔａｈｔｒａｎＳ
ｈ霄ｒ．１ｔｅ
ｈｗｄａｔａｈｒｅａｄｙｏ
ｈｒｅａｄｙｉ
图３－２Ａｉｍ接口信号
Ｆｉｇｕｒｅ３－２ＡＨＢｉｎｔｅｒｆａｃｅｓｉｇｎａＲ
３．３．２ＳＤＣＬＫ控制模块
ＳＤ卡规范中要求ＳＤ卡在ｉｄｅｎｔｉｆｉｃａｔｉｏｎ阶段时钟频率不得超过４００ＫＨｚ，而在数据传输阶段时钟频率最高可达５０ＭＨｚ，因此ＳＤ卡控制器输出的ＳＤＣＬＫ频率必须是可控的。由于系统ＡＨＢ的时钟频率通常远高于ＳＤ卡工作的时钟频率，因此可将ＡＨＢ时钟分频的来实现对ＳＤＣＬＫ频率的控制。
除控制ＳＤＣＬＫ频率外，该模块还必须能在适当的时候将ＳＤＣＬＫ输出锁定为高电平或低电平，并在恰当的时候解除锁定。如在发送数据时如果ＣＰＵ向ＦＩＦＯ中填充数据的速度不够快导致ＦＩＦＯ被读空，若继续输出ＳＤＣＬＫ时钟脉冲将导致ＳＤ卡采到错误的数据，此时ＳＤＣＬＫ控制模块会将ＳＤＣＬＫ输出锁定在高电平或低电平使传输暂停，直到ＣＰＵ向ＦＩＦＯ中填入新数据后再输出ＳＤＣＬＫ时钟
ＮＬ曹．量―｜寡鼍曼置皇量皇量曼皇量量曼曹―量罾量■量量■量鼍■■―罾量薯皇―罾■鲁置―置一ＳＤ｝控制器的设计
脉冲，使传输继续进行。
模块接口如图３－３所示。
ｒｓｔ＿ｎ
ＳＤＣＬＫ
ｃｌｋ＿ｄｉｖ
ｃｌｋｍｏｄｅ
ｓｄｃｌｋ＿ｐａｕｓｅ控制模块
图３－３ＳＤＣＬＫ控制模块接口
Ｆｉｇｕｒｅ３―３ＳＤＣＬＫｃｏｎｔｒｏｌｍｏｄｕｌｅｉｎｔｅｒｆａｃｅ
ｆｓａ．Ｋｄｉｖ为分频系数，输出ｓｄｃｌｋ时钟频率ｆＳＤＣＬＫ＝ｆａｃＬＫ／（２（ｃｌｋ＿ｄｉｖ＋１）），其中ＡＨＢ总线的时钟频率；ｃｌｋｍｏｄｅ可配置ＳＤＣＬＫ输出三种模式：输出时钟脉冲、锁定为高电平或锁定为低电平；ｓｄｃｌｋｐａｕｓｅ有效时ＳＤＣＬＫ将暂停输出时钟脉冲，待ｓｄｃｌｋｐａｕｓｅ撤消后继续时钟脉冲输出。
由于ＳＤ总线上的传输以ＳＤＣＬＫ做为时钟信号，因此命令回复控制状态机和数据控制状态机的状态翻转也以应与ＳＤＣＬＫ同步。但直接使用ＳＤＣＬＫ做为命令回复控制状态机和数据控制状态机的时钟输入带来的问题是整个控制器内部出现两个时钟，这将给后期的综合和时序分析带来不便¨引。这里使用ｃｌｋ―ｅｎ信号来解决该问题，ｃｌｌ【％在每个ＳＤＣＬＫ周期（２（ｃｌｋ
转使能信号。ｃｌｋ∞时序如图３．４所示。个周期）内保持态机的状态翻
ｍ厂］厂］厂］厂］厂］厂］厂］厂］厂］厂］厂］厂］
．――．．．．――．．．．――，―．．―．．．．．．。．．．．．．．．――．．．．．．．．．．．．．．．．；．．―．．．．――．．．．．：．．．―．――．―――．―――――、――――．．―――．―――――――――――――――．――――――――――――――．．―．．．．．．．．一【――．．．．――．．．―――．．一
厂――――――――］础１岫…
州Ｌｏｕｔ：广――――――――］广―――――――――――――］
图３．４ｃｌｋ―ｅｎ时序
Ｆｉｇｕｒｅ３－４ｃｌｋ―．ｃｎｔｉｍｉｎｇ厂］
北京Ｔ业大学Ｔ学硕士学位论文
该模块时钟分频控制原理的Ｖｅｒｉｌｏｇ描述如下【１９】【２０】：
ｆｉｘ―ｃｌｋｌ＝ｃｌｋ―ｍｏｄｅ一２＂０００；／／锁定ＳＤＣＬＫ为低电平
ａｓｓｉｇｎｆｉｘ―ｃｌｋｈ＝ｃｌｋ―ｍｏｄｅ一２＂００１；／／锁定ＳＤＣＬＫ为高电平
ａｓｓｉｇｎｃｌｋ―ｏｓｃｉ＝ｃｌｋ―ｍｏｄｅ一２＂０１０；／／输出ＳＤＣＬＫ时钟脉冲
ａｓｓｉｇｎｓｄｃｌｋ＿ｃｙｃ＝ｃｌｋ―ｃｎｔ一｛ｄｋ＿ｄｉｖ，ｌｂｌ｝；／／ＳＤＣＬＫ达到一个周期ａｓｓｉｇｎ
／／到达半个周期和一个周期时ＳＤＣＬＫ翻转
ａｓｓｉｇｎｓｄｃｌｋ―ｒｃｖ＝ｃｌｋ―ｏｓｃｉ＆（（ｃｌｋ＿ｃｎｔ一｛Ｉ＂００，ｃｌｋ＿ｄｉｖ｝）ｌ
／／ＳＤＣＬＫ分频计数器
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋｏｒｎｅｇ仪Ｉｇｅｒｓｔ＿ｎ）
ｉｆ（！ｒｓｔ．＿ｎ）
ｃｌｋｃｎｔ＜．＿１２’ｄＯ；
ｅｌｓｅｓｄｃｌｋｃｙｃ）；ｉｆ（ｓｄｃｌｋｃｙｃ＆ｃｌｋｏｓｃｉ）
ｃｌｋｃｎｔ＜＝１２’ｄＯ：
ｅｌｓｅｉｆ（ｃＩｋｏｓｃｉ）
ｃｌｋｃｎｔ＜＿ｃｌｋｃｎｔ＋ｌ屯ｌ：
／／ＳＤＣＬＫ输出控制
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋｏｒ
ｉｆ（！ｒｓｔｍ
ｓｄｃｌｋ＜｛Ｉ＂０１；
ｅｌｓｅｉｆ（ｆｉｘｃｌｋｌＩｆｉｘｃｕ【ｈ）ｎｅｇｅｄｇｅｒｓｔ＿ｎ）
ｓｄｃｌｋ＜＝ｆｉｘｃｌｋｈ；
ｅｌｓｅｉｆ（ｓｄｃｌｋ＿ｒｅｖ＆！ｓｄｃｌｋ＿ｐａｕｓｅ）
ｓｄｃｌｋ＜＝一ｓｄｃｌｋ：
∥输出ｃｌｋ锄信号
ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋｏｒ
ｉｆ（！ｒｓｔｎ）
ｃｌｋｅｌｌ＜＝１ｔｂＯ：
ｅｌｓｅｎｅｇｅｄｇｅｒｓｔ＿ｎ）ｉｆ（！ｓｄｃｌｋ＆ｓｄｃｌｋ―ｒｅｖ＆！ｓｄｃｌｋ＿＿ｐａｕｓｅ）
ｃｌｋ―ｅｎ＜－Ｉ＂０１；
ｃｌｋｅｎ＜＝ｌ，ｂｏ：
３．３．３命令和回复控制模块
命令和回复控制模块控制ＣＭＤ线上命令发送和回复接收，其状态机如图３．５所示。命令发送和回复接收共用一个移位寄存器。发送命令时，先将命令加载到该移位寄存器中，然后移位输出至ＣＭＤ线。接收回复时，ＣＭＤ线上的回复移入移位寄存器，软件通过读该移位寄存器来得到回复内容。
ＳＤ乍控制器的设计
发送命令并接收回复的状态流程ｆ２１１如下：
图３．５命令控制状态转移图
Ｆｉｇｕｒｅ３－５Ｃｏｍｍａｎｄｃｏｎｔｒｏｌｓｔａｔｅｔｒａｎｓｆｅｒｄｉａｇｒａｍ
（１）ＩＤＬＥ状态：系统复位后状态机处于ＩＤＬＥ状态，软件写ＣＭＤＩＤＸ
寄存器后，进入ＴＸＣＭＤ状态，开始发送命令内容
ＴＸ＿ＣＭＤ状态：将命令开始位、ｉｎｄｅｘ和ａｒｇｕｍｅｎｔ按ＳＤＣＬＫ移位输出至ＣＭＤ线上，同时ＣＲＣ７计算电路计算己发送命令内容的ＣＲＣ值。发送完毕后进入ＴＸＣＲＣ状态。
（２）ＴＸ―ＣＲＣ状态：将７比特ＣＲＣ值按从高位到低位的顺序移位输出至
ＣＭＤ线，并在ＣＲＣ发送完毕后继续发送ｌ比特结束位。结束位发送后，若该命令不带回复，则进入ＷＡＩＴ８ＣＹＣ状态；若带回复，则进入ＷＡＩＴＲＳＰ状态。
（”ＷＡＩＴ―ＲＳＰ状态：控制器监测ＣＭＤ线上的电平变化，若检测到回复
开始位（２比特Ｏ），则进入ＲＸＲＳＰ状态；若在指定的时间内未检测到回复开始位，则返回ＩＤＬＥ状态，并生成一个回复超时的错误中断。
三亿文库包含各类专业文献、文学作品欣赏、应用写作文书、外语学习资料、幼儿教育、小学教育、专业论文、基于AHB总线的SDSDHCMMC控制器设计及验证_图文05等内容。　
　如果 WLAN 芯片是基于 AHB 总线进行设计的, 则可以在原来的基础上进行扩展, 只需将 CPU 挂接在 AHB 总线上,便可实现对芯片上各模块的控制。3.2 系统验证 ... 　AHB 主 /从 设备接口 ,本文提出了一种新的基于 ARM 的 Soc 通用平台设计...如果总线上存在多个主模块 ,就需要仲裁器来决定如何控制各种主模块对总线的访问... 　在系统级芯片设计中,AMBA 总线已经得到广泛的应用,...同时发出地址 A13 和相应控制信号.AHB-Slave 接口...在基于 ARM 处理器内核的 SoC 设计中,已经成为广泛... 　AHB 总线通过 DMA 和 DSP,允许在总线上存在一个或多个主控制器。虽然 APB ...本文提出了一种新的基于 ARM 的 Soc 通用平 台设计寄存器总线标准接口, 这种... 　基于Verilog HDL语言的CAN总线控制器设计及验证_专业资料 暂无评价|0人阅读|0次下载 基于Verilog HDL语言的CAN总线控制器设计及验证_专业资料。龙源期刊网 http://... 　基于AHB总线的SDSDHCMMC控... 70页 5财富值 2011...旨在控制入气中二氧化碳、甲烷和其 他造成“温室效应...(4)依据资料,小芳完成如下实验方案设计: 实验方案 ... 　编号: 毕业设计(论文)任务书 课 题: 基于 CAN 总线的汽车 车窗控制 学专 院: 业: 信息与通信学院 电子信息工程 温家欢
信息与通信学院 黎洪松 ... 　辽 宁 工 业大 学 工业控制网络 课程设计(论文) 题目: 基于CAN总线3自由度机械手控制器的设计 院(系): (签字) 起止时间:- 本科生... 　VerilogHDL代码_AHB总线_master部分_计算机硬件及网络_IT/计算机_专业资料。AHB;总线;主机;代码。 对VerilogHDL时序逻辑电路建模和理解总线控制状态机...