能比USB3.0快多少？USB3.1速度对比实测
1USB 3.1简介　　【PConline&评测】有关USB 3.1的话题我们已经讨论得够多了，而相关的产品近日也在陆续进入市场，其中尤其以为传统主机端设备提供扩展接口的主板最为活跃。虽然Intel到下一代100系芯片组中仍不会提供原生的USB 3.1支持，但就像以前USB 3.0一样，在尚未有原生方案之前，都是以整合第三方的主控芯片提供新接口。近日我们PConline评测室也收到了相关USB 3.1的设备，新接口下传输速度究竟能跑多快？下面就让我们来一探究竟。能比USB3.0快多少？USB3.1速度对比实测USB 3.1有哪些提高？USB 3.1速度翻一番　　现在让我们首先来回顾下USB 3.1在功能上主要有了哪些方面的改进。USB 3.1标准于2013年7月发布，最大理论带宽相比3.0时翻了一番，达到10Gb/s（Super Speed+）。USB 3.1编码方式从此前USB 3.0的8b/10b换成了128b/132b，带宽损耗率从20%大幅下降到3%左右，换算之后带宽同样超过了1.2GB/s，这也意味着在真实使用中USB 3.1的极限传输速率有望接近1GB/s。小巧、正反可插的USB 3.1 Type-C接口被寄予厚望　　虽然像过去的升级一样，USB 3.1同样带来了更高的传输速率，并修复了此前存在的各方面问题，但人们谈论更多的都是随USB 3.1引入的全新Type-C接口。与苹果的Lightning接口相似，Type-C接口取消了曾经的防呆保护设计，因此不分正反均可正常插入使用，免去了辨识插入方向的麻烦。而在尺寸上，8.3mm*2.5mm比标准的Type-A也小了很多，仅比目前常用的USB 2.0 Micro B稍大，因此也特别适合用在各种轻薄设备上面。但是如上图所示，USB 3.1的速度竟然也分了Gen1（5Gb/s）和Gen2（10Gb/s）两个版本，所以并非所有Type-C接口就一定是最大10Gb/s的版本，也可能只有5Gb/s的理论带宽，苹果的New MacBook就是一个很好的例子。Type-C接口的最大供电为12V/3A　　而USB 3.1 Type-C的另一个大卖点就是对移动设备充电能力的的增强。USB 3.1接口下的供电最高允许标准大幅提高到了20V/5A（仅限于Type-A/B），能够提供达100W的供电输出能力。而Type-C的最高标准为12V/3A，36W的充电能力已经足够一些轻薄型笔记本的使用，这也是New MacBook敢于放弃MagSafe而采用Type-C作为充电接口的重要原因。Type-C Alt Mode已获得DisplayPort和MHL支持　　功能上USB 3.1 Type-C还引入了全新的Alternate Mode（交替模式），这意味着Type-C接口和数据线能传送非USB数据信号。目前Alt Mode已经能够支持DisplayPort 1.3和MHL 3.2规范，而USB-IF同时也在寻求对其他的功能标准的支持，除了视频接口，像以太网等其他接口同样也可以被Type-C支持。2评测设备与平台介绍评测设备和平台介绍：华擎 X99E-ITX/ac为本次测试中使用的主板　　华擎X99E-ITX/ac为本次测试中使用的主板，它也是目前唯一一款使用ITX板型的X99主板。浅蓝色的USB 3.1接口　　我们目前常用的USB 3.0接口基本都以蓝色为主，而为了让用户能够简单辨识出两者的区别，USB 3.1接口虽然依然是蓝色色系，但使用了较浅的蓝绿色。USB 3.1主控芯片　　由于目前Intel芯片组尚未原生支持USB 3.1（下一代100系主板也没有原生支持），因此要加入USB 3.1接口的话，还需要主板内置第三方USB 3.1主控芯片接入到PCIe通道才可实现。而祥硕ASM1142主控芯片则是现阶段最为常见的解决方案，该芯片可将PCIe 2.0 x2或PCIe 3.0 x1带宽转接为2个USB 3.1接口使用。市面上现有支持USB 3.1的主板几乎都采用了这个解决方案。USB 3.1阵列卡　　由于在理论带宽上SATA 6Gbps已经难及USB 3.1的10Gbps，为了不让外部传输设备成为瓶颈，以下我们将使用USB 3.1阵列卡进行演示，该卡支持RAID 0，因此可以通过两张SSD组建RAID 0的方式大大提升传输速度，以满足USB 3.1接口的需求。ASM1352R　　外接设备端的控制芯片为祥硕ASM1352R，双SATA转USB 3.1桥接器。ASM1352R支持RAID 0/1、JBOD等硬盘功能。Micro-B接口　　谈到USB 3.1我们总会想到那个正反都能插的Type-C接口，而事实上USB 3.1和USB 3.0在引脚部分没有改变，因此此前USB 3.0的几种接口和线材仍然可以继续适用于USB 3.1之中。这张阵列卡使用的就是目前在USB 3.0移动硬盘盒中常见的Micro-B接口。两块浦科特M6Pro 256G SSD　　用来组建RAID 0的两块SSD均为浦科特M6Pro 256G，拥有较强的读写性能，为市售较高端的SATA接口SSD。评测软硬件平台一览：硬件平台CPUIntel i7-5960X主板华擎 X99E-ITX/ac内存DDR4 2133 4GBx2 （15-15-15-36）硬盘西部数据 1TB 蓝盘显卡NVIDIA Geforce GTX Titan外接USB 3.1设备ASM1352R USB 3.1阵列卡 + 2x浦科特 M6Pro 256GB SSD软件平台操作系统Windows 8.1 build 9600显卡驱动NVIDIA GeForce 347.25 WHQLBIOS版本P1.10评测软件AS SSD BenchmarkCrystalDiskMarkAtto Disk Benchmark3USB 3.1/3.0传输速度对比实测USB 3.1与USB 3.0传输速度对比实测：　　为了测试现有USB 3.1接口方案的实际速度，我们使用了CrystalDiskMark、AS SSD Benchmark、Atto Disk Benchmark三款常用的存储设备测速软件进行测试，并通过对比使用相同外接设备接入到原生USB 3.0接口时的传输速度，看看现有第三方的USB 3.1方案，比起原生USB 3.0能够有多大的提高。项目一：CrystalDiskMark软件性能测试　　CrystalDiskMark软件是一个测试硬盘或者存储设备的小巧工具，简单易于操作的界面让您随时可以测试存储设备，测试存储设备大小和测试数字都可以选择。这里测试1000MB数据量，循序模式下的存取成绩。&CrystalDiskMark：左USB 3.1，右USB 3.0　　在CrystalDiskMark测试中，设备通过USB 3.1接口获得了667MB/s和620MB/s的持续读写速度，超过原生USB 3.0接口的速度达一半以上。项目二：AS SSD Benchmark数据传输测试　　 AS SSD Benchmark是一款专门的固态硬盘基准性能测试，它的测试内容很全面，包括了4个方面的测试(顺序读写、4K随机读写、64线程4K读写、寻道时间)。&AS SSD Benchmark：左USB 3.1，右USB 3.0　　在AS SSD Benchmark测试中，USB 3.1接口下的持续读写速度分别为700MB/s和666MB/s，与CrystalDiskMark结果相似，同样是大幅度领先原生USB 3.0接口。项目三：ATTO Disk Benchmark性能测试　　ATTO Disk Benchmark是一款简单易用的磁盘传输速率检测软件，使用了不同大小的数据测试包，数据包按0.5K、1.0K、 2.0K直到到8192KB进行分别读写测试，测试完成后数据用柱状图的形式表达出来，很好的说明了文件大小比例不同对磁盘速度的影响。本次测试选取了从4KB到8192KB的数据包进行读写测试。&ATTO Disk Benchmark&：左USB 3.1，右USB 3.0　　USB 3.1接口在ATTO Disk Benchmark测试中的表现仍然非常彪悍，在8192KB数据包的读写测试中甚至达到了760MB/s和710MB/s。原生USB 3.0接口也达到了非常高的带宽利用率，写入接近460MB/s，但读取上却要逊色一些，速度仅为355MB/s。　　从以上几项测试可以看出，即使目前仍然没有原生的USB 3.1支持，但是比起原生的USB 3.0，第三方的USB 3.1解决方案最高的存取速度还是能高出原生USB 3.0达到60%以上，整体性能并没有令我们失望。当然不可否认的是，祥硕ASM1142并不能完整发挥出USB 3.1的真正威力，因为只能选择接入PCIe 2.0 x2或PCIe 3.0 x1带宽，根据各自编码方式换算之后两者最大的可用带宽分别为1000MB/s和984MB/s，跟USB 3.1标准的1.25GB/s仍然有一定的距离。这一点也与当初USB 3.0刚登陆市场的时候非常相似。结语：　　由于USB 3.1正式进入市场仅有很短的一段时间，第三方解决方案在软硬件上尚未达到非常完善的阶段，Intel芯片组何时提供原生USB 3.1支持也没有确切的消息，所以这次的测试也并不能评估出USB 3.1真正的实力。但USB 3.1和Type-C接口毕竟是一个大趋势，主板厂商从现在就开始布局USB 3.1，有望通过主机端的产品带动其他USB 3.1外接设备进入市场，对于推动USB 3.1的普及具有相当重要的意义。
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PCB Layout中直角走线、差分走线和蛇形线 - 全文
来源：电子发烧友网
作者：叶子日 10:08
[导读] 布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证
　　布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过 Layout 得以实现并验证，由此可见，布线在高速 PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
　　主要从直角走线，差分走线，蛇形线等三个方面来阐述。
　　1. 直角走线
　　直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
　　直角走线的对信号的影响就是主要体现在三个方面：
　　一是拐角可以等效为传输线上的容性负载，减缓上升时间;
　　二是阻抗不连续会造成信号的反射;
　　三是直角尖端产生的EMI。
　　传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
　　C=61W(Er)[size=1]1/2[/size]/Z0
　　在上式中，C 就是指拐角的等效电容(单位：pF)，W指走线的宽度(单位：inch)，&r指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线(&r为4.3)来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：
　　T10-90%=2.2*C*Z0/2 = 2.2*0. = 0.556ps
　　通过计算可以看出，直角走线带来的电容效应是极其微小的。
　　由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：
　　&=(Zs-Z0)/(Zs+Z0)
　　一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps 之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
　　很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生 EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的 EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
　　总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在 TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB 工程师处理的信号频率也会不断提高，到 10GHz 以上的 RF 设计领域，这些小小的直角都可能成为高速问题的重点对象。
　　2. 差分走线
　　差分信号(Differential Signal)在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题，我们进行下一部分的讨论。
　　何为差分信号?通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态&0&还是&1&。而承载差分信号的那一对走线就称为差分走线。
　　差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
　　a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
　　b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
　　c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。
　　对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是&等长、等距&。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。&尽量靠近原则&有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。
　　误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。从图 1-8-15 的接收端的结构可以看到，晶体管Q3,Q4 的发射极电流是等值，反向的，他们在接地处的电流正好相互抵消(I1=0)，因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。图 1-8-16 是单端信号和差分信号的地磁场分布示意图。
　　在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，见图 1-8-17所示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制?不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。
　　误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果。
　　从上面的仿真结果看来，方案 1 和方案 2 波形几乎是重合的，也就是说，间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多(方案3)。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
　　可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
　　误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的(10G以上)IC封装PCB 设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制(2Z0)，如图1-8-19。
　　差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率(GHz 以下)，EMI也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
　　3. 蛇形线
　　蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
　　那么，蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S)，如图1-8-21所示。很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。
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电信与信息服务业务经营许可证：粤B2-今年来自业界大大小小的USB3.0研讨会热闹非凡，本来在之前的博文也不遗余力地花了大量篇幅去剖析USB3.0发射端和接收端的难点和解决方案，甚至可能过于大篇幅了（尤其在微博盛行的时代）。USB3.0其5Gbps的传输速率，让所有人都感觉&看上去很美&，各大厂商都摩拳擦掌。最近收到某客户的邮件，问有关USB3.0线缆测试的一些问题，在此与大家分享。
USB3.0在5Gbps 的速率下，任何对信号上升时间、脉冲宽度、时序、抖动或噪声的影响会直接对系统的稳定性产生不良的后果。为了保证信号完整性，理解和控制传输线阻抗及其损耗是非常有必要的。阻抗的失配和变化会引起反射，降低信号质量。USB3.0 规范的线缆一致性测试帮助最小化潜在的降低系统性能的影响。下面列表中包含了USB3.0 线缆测试的要求：
1. 阻抗(Impedance)
2. 差分对内时间偏差(Intra-pair Skew)
3. 差分插入损耗(Differential insertion loss)
4. 差分回损(Differential return loss)
5. 差分近端串扰(Differential Near-end crosstalk)
6. USB2.0和USB3.0间差分串扰(Differential Crosstalk between USB2.0 and USB3.0 pair)
7. 差分共模转换(Differential to CM conversion)
言归正传，问题如下：
１．线缆测试中，Differential Insertion Loss，Differential Near-End Crosstalk between SuperSpeed Pairs，Differential to Common Mode Conversion这三项测试的意义分别是什么？
Differential Insertion loss 是一个频域参数，表征的是差分信号线对对输入信号不同频率成分（谐波成分）的衰减量。大家都知道，数字信号可以看成不同频率的谐波成分的合成，这里的谐波成分指的都是指正弦波。以USB3.0为例，如果它的Differential insertion loss在2.5G的频率点的值为-6dB时，表示在这根cable的一端输入一个幅度为1V，频率为2.5G Hz的正弦波信号时，在cable的另一端，可以测量得到一个幅度为0.5V，频率为2.5G Hz的正弦波信号，也就是信号经过这根cable的传输，在这一频点上信号幅度会衰减一半。
所以通过测试这一参数，我们可以很清楚的知道经过这根cable的数字信号各个不同频率成分的衰减是多大。
Differential Near-End Crosstalk between SuperSpeed Pairs也是频域的参数，表征的是在不同频率下，差分信号线对的输入信号在输入侧的相邻差分信号对上感应产生的信号幅度有多少。还是以USB3.0为例，假定以A口的Rx信号线对为输入，A口的Tx信号线对为输入（或是做接收），B口的Tx和Rx全部用50欧姆端接，在2.5G频点时测量得到的Differential Near-End Crosstalk值为-20dB，那么表示当在A口的Rx端输入一个幅度为1V，频率为2.5G Hz的正弦波信号时，在A口的Tx差分线对上，会产生一个0.1V，频率为2.5G Hz的正弦波信号，这一信号是通过差分线对间的磁场耦合感应产生的，这一感应电压时有害的，会干扰本身在Tx线对上传输的信号，所以我们希望这个参数应该是越小越好，对于cable的manufacturer来说，这个参数要控制的好，就需要加更多、更好的屏蔽材料，更高的工艺要求，也就意味着更高的成本。所以他们一般会在符合SPEC要求的情况下去取一个性能、成本都能接受的是一个折中方案。
Differential to Common Mode Conversion还是一个频域参数，表征的是在不同频率下，差分信号在传输后产生的共模电压的幅度。这一共模电压主要是由于差分线对队内的skew（Tx+和Tx-时延差或是长度差）或是相位差引起的，如果是源端输入的是理想差分信号（同相、等幅、极性相反），而传输路径也是非常理想，那么在输出端理论上是不会要共模电压产生的，有共模电压直接的后果就是带来EMI辐射，过大的EMI会导致产品的EMI超标，所以这一项测试主要还是测试线缆的EMI抑制能力。
２．如果测试不通过，这三项分别会带来什么影响呢？
USB3.0的SPEC为了保证不同厂商生产的各个部分互联之后系统能够正常工作，为transmitter、cable、receiver都规定了个各自的测试limit值，如果三部分测试都能过自己的测试项目，那么这样互联后的系统肯定可以稳定工作。至于cable的这三项，如果测试超过了limit值，测试fail了，我们说这根cable是不符合USB3.0 SPEC要求的产品，但是这并不是说这样的cable一定不能用，如果cable所用的系统中的transmitter和receiver的性能距离各自的limit还有很多的裕量富余，而且这两部分的性能裕量可以弥补掉该cable不达标所带来的性能损失那么这个系统还是可以正常工作的，但是如果系统中的transmitter和receiver都是刚刚好满足各种的limit要求，再使用这根cable，这个系统肯定就工作不正常。 所以如果测试不过，问题应该在供应商，也可以根据自己系统的裕量了综合评定，能否使用。
３．Cable需要测试阻抗吗？
阻抗也是要测试的，USB3.0的cable 阻抗要求是90&15ohm
DSA8200 采样示波器，配合80E04 TDR 模块和IConnect 测量软件，以及A/B接口的测试夹具，提供了完整的USB3.0线缆一致性测试。
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&USB通用串行总线(Universal Serial
Bus)，目前我们所说的USB一般都是指USB2.0，USB2.0接口是目前许多高速数据传输设备的首选接口,从1.1过渡到2.O,作为其重要指标的设备传输速度，从1.5Mbps的低速和12Mbps的全速提高到如今的480Mbps的高速。USB的特点不用多说大家也知道就是：速度快、功耗低、支持即插即用、使用安装方便。正是因为其以上优点现在很多视频设备也都采用USB
& & USB2.0设备高速数据传输PCB
板设计。对于高速数据传输PCB板设计最主要的就是差分信号线设计，设计好坏关乎整个设备能否正常运行。
1、USB2.0接口差分信号线设计
& & USB2.0协议定义由两根差分信号线(D
、D-)传输高速数字信号，最高的传输速率为480
Mbps。差分信号线上的差分电压为400mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB
板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。
& & 差分线由两根平行绘制在PCB
板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB
板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er
1.41)]}ln[5.98H/(0.8WT)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在O．1&2．0
以及0．2&3．0 的情况下成立。
为了获得比较理想的信号质量和传输特性，高速USB2.0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB
板的板厚为1.6
mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O.65mil，填充材料一般为FR-4，介电常数Er为4.2。在H、T
和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil时，Zdiff=87Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB
阻抗控制设计软件Polar
可以很方便的得到合适的结果，由Polar可以得到当W=11mil，S=5mil时，Zdiff=92.2Ω。
在绘制USB2．O 设备接口差分线时，应注意以下几点要求：
&1、USB2.O芯片放置在离地层最近的信号层,并尽量靠近USB插座,缩短差分线走线距离。
&2、差分线上不应加磁珠或者电容等滤波措施,否则会严重影响差分线的阻抗。
&3、如果USB2.O接口芯片需串联端电阻或者D线接上拉电阻时,务必将这些电阻尽可能的靠近芯片放置。
&4、将USB2.O差分信号线布在离地层最近的信号层。
&5、在绘制PCB板上其他信号线之前,应完成USB2.0差分线和其他差分线的布线。
&6、保持USB2.O差分线下端地层完整性,如果分割差分线下端的地层,会造成差分线阻抗的不连续性，并
会增加外部噪声对差分线的影响。
&7、在USB2.0差分线的布线过程中,应避免在差分线上放置过孔(via),过孔会造成差分线阻抗失调。如&&果必须要通过放置过孔才能完成差分线的布线,那么应尽量使用小尺寸的过孔,并保持USB2.0差分线在一个信号层上。
&8、保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用shove保证，但在使用Protel
绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。
&9、在绘制差分线的过程中，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150mil
范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。
&10、差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。
2、USB2.0总线接口端电源线和地线设计
& &USB接口有5个端点，分别为：USB
电源(VBUS)、D-、D+、信号地(GND)和保护地(SHIELD)。除了D+、D-差分信号设计，USB总线电源、信号地和保护地的设计对USB系统的正常工作同样重要。
&USB电源线电压为5V,提供的最大电流为500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与USB差分线所在的相同层上，线宽应在30mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3.3V,当其工作在总线供电模式时,需要3.3-5V的电源转换芯片,电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。
&USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放置在PCB
板的任何一层上，它和信号地分割开,两个地之间可以用一个大电阻并联一个耐压值较高的电容，如图2所示。保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。
&在绘制USB电源线、信号地和保护地时，应注意以下几点：
& &1、USB插座的1、2、3、4
脚应在信号地的包围范围内，而不是在保护地的包围范围内。
&2、USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。
&3、电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。
& &4、电源层要比信号地层内缩20D，D
为电源层与信号地层之间的距离。
&5、如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35mil以上的间距，以免覆铜后降低差分线的阻抗。
&6、在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。
&7、在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。
3、USB2.0其他信号的拓扑结构设计
&USB2.O提供高达480Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24MHz的晶振。晶振应尽量靠近USB芯片的时钟输入脚，时钟线不能跨越USB2.0的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。
&按EMC、EMI原理和信号完整性要求设计的USB2.0设备PCB板，传输速率可以达到300Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。
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