主要使用Altera,最全面的主要使用Altera软件资料 - 电子工程世界网
主要使用Altera
主要使用Altera资料下载
配置的通用RISC 处理器，它
可以与用户自定义逻辑（user logic）结合构成SOC 系统，并下载到Altera 的可编程器件中
去。32 位Nios 软核，结合外部闪存，以及大容量存储器，可构成一个功能强大的32 位嵌
入式处理器系统。Nios 软核处理器分为32 位和16 位两种版本，本书主要介绍32 位版本的
Nios 3.0 嵌入式处理器。
fpga选型分析报告关于FPGA的厂商信息及选型报告 1. 各厂商的相关产品简介目前在中国FPGA主要厂商有Altera，Xilinx，Lattice，Actel等四家，下面就针对这四个厂商进行分析各自的特点。1. Altera Altera是目前国内fpga市场规模做得最大，应用也最广泛的一个厂家，其优势是产品成熟，性能稳定。根据我们低成本，低功耗的...
环境下，通过编写Verilog HDL代码和调用Altera IP core加以实现。在将设计方案落实到硬件电路实现之前，各种算法均使用MATLAB进行原理仿真，并在MATLAB仿真得到正确结果的基础上，使用Quartus Ⅱ 8．0中的功能仿真工具和时序仿真工具进行了前仿真和后仿真。所有仿真结果无误后，可下载至硬件平台进行调试，通过Quartus Ⅱ 8．0中集成的SignalTap逻辑分析仪...
同步算法。对FB时间同步，讨论了包络检测和FFT变换两种不同的方法；对SB时间同步，介绍实相关和复相关两种方法；对频率同步，给出了一种对FB运用相关运算来精确估计频率误差的算法。 @@ 设计了使用GSM射频收发芯片RDA6210并通过实验室的ALTERA EP3C25FPGA开发板进行控制的GSM射频端的解决方案，论文对RDA6210的性能和控制方式进行了详细的介绍，设计了芯片的控制模块，得到了...
Modelsim建立一个测试环境可以对RTL设计进行各种级别的验证测试。
1. 仿真的意义
2. testbench文件
3. Modelsim仿真工具使用
4. UART串口仿真实例
第四章：FPGA开发板原型验证
本章主要讲述如何使用FPGA开发板对设计进行原型验证。FPGA开发板作为数字设计运行的实体，具有实践出真理的价值。掌握...
系列可编程器件的内部结构进行了研究，分析了在QuartusII开发平台上进行FPGA设计的流程。第三，基于FPGA，对G729A编码系统的LP分析部分做了具体设计，其中包括自相关函数和杜宾(Durbin)递推两个主要功能模块，并对其工作过程进行了详细的分析。第四，针对系统所使用的除法运算都是商小于1的特点，设计并实现了一个系统专用的除法器模块。最后，在Altera FPGA目标芯片...
系列可编程器件的内部结构进行了研究，分析了在QuartusII开发平台上进行FPGA设计的流程。第三，基于FPGA，对G729A编码系统的LP分析部分做了具体设计，其中包括自相关函数和杜宾(Durbin)递推两个主要功能模块，并对其工作过程进行了详细的分析。第四，针对系统所使用的除法运算都是商小于1的特点，设计并实现了一个系统专用的除法器模块。最后，在Altera FPGA目标芯片...
FPGA工作原理FPGA工作原理作者：关键字： 采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的 Spartan,Virtex系列等。 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的 LUT，所以每一个LUT可以看成一个有4位地址线的16x1的...
，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式...
FPGA在无线网络覆盖优化中的应用摘要：无线网络覆盖优化的挑战在于如何在有限的容量下，尽可能地提高信号质量。移动通信直放站和远端射频单元RRU(Remote Radio Unit) 是新兴灵活的无线覆盖优化方式，可以达到无线覆盖容量和质量平衡的目标。Altera提供的FPGA具有丰富的逻辑，存储器，I/O和DSP资源，另外丰富的IP核能够帮助快速实现无线覆盖优化系统。本文主要探讨移动通信直放站和...
基于NIOSII处理器的“Hello LED”程序设计本节旨在通过给定的工程实例——“Hello LED”来熟悉Altera软嵌入式系统的软硬件设计方法。同时使用基于Altera FPGA的开发板将该实例进行下载验证，完成工程设计的硬件实现。本节主要讲解下面一些知识点。 ·& Quartus II SOPC Builder使用方法。·& NIOSII IDE软件开发流程。通过...
深入研究的基础上,在ALTERA的开发平台QUARTUSII上编写了系统的顶层模块和相关各功能子模块,并仿真通过。 论文的主要工作和创新点表现在以下几个方面： 1、论文研究了最新的HDMI接口规范和新型存储器件DDR2的时序规范。 2、论文搭建的整个系统相当庞大,涉及到相关的规范、多种芯片的资料、各种工具软件的使用、原理图的绘制和PCB板的布局布线,直至后期的编程仿真,花费了作者大量的时间和精力。 3...
形式应用于相关图像处理芯片中。 图像缩放内核是scaler的核心部分，它是scaler中的主要运算单元，完成图像缩放的基本功能，它所采用的核心算法以及所使用的结构设计决定着缩放性能的优劣，也是控制芯片成本的关键。因此，本文从缩放内核的结构入手，对scaler的总体结构进行了设计；通过对图像缩放中常用算法的深入研究提出了一种新的优化算法——矩形窗缩放算法，并对其计算进行分析和简化，降低了计算的复杂度...
ISP功能，可以通过RS232串口，直接将目标码下载到CPU。
　　DMA控制逻辑是一个可编程逻辑器件，采用的是ALTERA的CPLD EPM240，主要功能是实现外围器件之间的DMA传递。因为51CPU进行IO访问是很低效的，需要24个时钟周期才能进行一次IO访问，在外围设备之间转移数据则需要更多的时钟周期，使用DMA控制逻辑可以达到3个时钟周期就能转移一个字节。本系统中处理多种网络协议...
ASI接口和DS3接口设计方案。 ●在FPGA上采用c语言实现了PSI信息提取与重构算法。 ●给出了实现快速的PID映射方法，并根据FPGA特点给出一种新的PID映射方法，减少了逻辑资源的使用，提高了稳定性。 ●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。 ●在FPGA上实现了．ASI接口，主要分析了位同步的...
; ALTERA CPLD模块及其JTAG下载线（选购）；􀁺 XILINX CPLD模块及其JTAG下载线（选购）。[说明]：计算机是学习的必需设备；DP-51PRO.NET单片机仿真器、编程器、实验仪三合一综合开发平台主要可用于学习增强型80C51系列单片机的基础应用技术和综合应用技术，DP-51PRO.NET向用户提供了众多外围器件和设备接口，可使用户快速掌握单片机原理及其实用接口技术，其...
目录 第一章、ALTERA QUATUSII 50使用介绍 1 概述 2 QUATUSII 设计过程 21 建立工程 22 建立设计 221使用 QUATUSII BLOCK EDITOR 建立原理图文件 22、2使用 QUARTUS II TEXT EDITOR 223使用 VERILOG HDL、VHDL 与 AHDL 3 编译综合设计 4 仿真工程 5 分配设备与管脚 6 程序下载 7...
识率较低、可靠性较高，可以满足实用的要求。 2、本着增加系统集成度、减小系统体积、提高便携性、降低功耗和成本，同时提升系统的性能的原则，使用Altera公司提供的外围设备IP核配合NiosⅡ处理器软核搭建了一个单片嵌入式系统，然后以内嵌NiosⅡ软核的FPGA和FPS200指纹采集器为核心芯片，外配片外RAM和Flash存储器以及小键盘和LCD显示屏等器件，设计了一个便携式指纹识别系统，提出了一套...
甚短距离传输(VSR)是一种用于短距离(约300 m～600m)内进行数据传输的光传输技术.它主要应用于网络中的交换机、核心路由器(CR)、光交叉连接设备(OXC)、分插复用器(ADM)和波分复用(WDM)终端等不同层次设备之间的互连,具有构建方便、性能稳定和成本低等优点,是光通信技术发展的一个全新领域,逐渐成为国际通用的标准技术,成为全光网的一个重要组成部分. 本文深入研究了VSR并行光传输...
识率较低、可靠性较高，可以满足实用的要求。 2、本着增加系统集成度、减小系统体积、提高便携性、降低功耗和成本，同时提升系统的性能的原则，使用Altera公司提供的外围设备IP核配合NiosⅡ处理器软核搭建了一个单片嵌入式系统，然后以内嵌NiosⅡ软核的FPGA和FPS200指纹采集器为核心芯片，外配片外RAM和Flash存储器以及小键盘和LCD显示屏等器件，设计了一个便携式指纹识别系统，提出了一套...
你可能感兴趣的标签
热门资源推荐1&/*&2&(C) OOMusou 2008 3&4&Filename&&& : DE2_NIOS_ModelSim2.v5&Compiler&&& : Quartus II 7.2 SP36&Description : Demo how to simulate Nios II by ModelSim-Altera7&Release&&&& : 08/02/8&*/9&10&module DE2_NIOS_ModelSim2 (11&& input CLOCK_50,12&& input [3:0] KEY,13&& output [8:0] LEDG14&);15&16&wire&&& CPU_CLK;17&wire&&& CPU_RESET;18&19&Reset_Delay&&& delay1 (20&& .iRST(KEY[0]),21&& .iCLK(CLOCK_50),22&& .oRESET(CPU_RESET)23&);24&25&SDRAM_PLL PLL1 (26&& .inclk0(CLOCK_50),27&& .c1(CPU_CLK)28&);29&30&nios_ii u0 (31&& .clk(CPU_CLK),32&& .reset_n(CPU_RESET),33&& .in_port_to_the_button_pio(KEY),34&& .out_port_from_the_ledg_pio(LEDG)35&);36&37&endmodule
SDRAM_PLL PLL1 (& .inclk0(CLOCK_50),& .c1(CPU_CLK));
別被SDRAM_PLL嚇到了，只是借用這個PLL產生100 Mhz的clock給Nios II用，你也可以自己重新產生一個100 Mhz的clock而不用SDRAM_PLL。
Quartus II與SOPC Builder部分已經完成，編譯後可燒進DE2。
Nios II EDS部分Step 1：建立Hello World project
hello_world.c / C
1&#include &stdio.h&2&#include "system.h"3&#include "altera_avalon_pio_regs.h"4&5&int main() {6&& int7&& printf("Hello from Nios II!\n");8&& 9&& for(i =&0; i &&256; i++)10&&&& IOWR_ALTERA_AVALON_PIO_DATA(LEDG_PIO_BASE, i);11&12&& return&0;13&}
LEDG_PIO_BASE這個巨集跟文件的不一樣，因為在SOPC Builder中，我們已經使用了不同的名稱。
Step 2：修改System Library設定
由於我們使用的onchip memory只有40K，正常的Nios II是無法執行的，所以必須做些設定，讓code size變小。在Altera原廠文件並沒有這一步，因為它用的是SDRAM夠大，根本不用考慮code size的問題。
選擇不支援C++會讓code size小一點，另外要勾選ModelSim only, no hardware。
設定讓gcc編譯出的code size小一點，若你對code size最佳化有興趣，建議參考。
Step 3：編譯Hello World且Run As Nios II ModelSim。
Nios II EDS部分已經完成，接著會出現ModelSim-Altera。
ModelSim-Altera部分Step 1：編譯Verilog
Quartus II已經產生好ModelSim的macro，你只要打s就可重新編譯，這是最危險的時刻，若會失敗都是出在這個時候，我之前曾經使用友晶的Nios II Reference Design來做仿真，但有些module無法編譯成功，目前原因還不明。若成功編譯，會有以下的結果：
# Reading C:/altera/72/modelsim_ae/tcl/vsim/pref.tcl # Reading D:/0Clare/DE2/DE2_NIOS_ModelSim2/nios_ii_sim/modelsim.tcl # c:/altera/72/quartus//sopc_builder# c:/altera/72/quartus//bin/perl# Sopc_Builder Directory: c:/altera/72/quartus//sopc_builder # @@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@ # @@ # @@ setup_sim.do # @@ # @@ Defined aliases: # @@ # @@ s -- Load all design (HDL) files. # @@ re-vlog/re-vcom and re-vsim the design. # @@ # @@ c -- Re-compile memory contents. # @@ Builds C-&and assembly-language programs # @@ (and associated simulation data-files # @@ such as UART simulation strings) for&# @@ refreshing memory contents. # @@ Does NOT re-generate hardware (HDL) files # @@ ONLY WORKS WITH LEGACY SDK (Not the Nios IDE) # @@ # @@ w -- Sets-up waveforms for this design&# @@ Each SOPC-Builder component may have # @@ signals 'marked'&for display during # @@ simulation. This command opens a wave-&# @@ window containing all such signals. # @@ # @@ l -- Sets-up list waveforms for this design&# @@ Each SOPC-Builder component may have # @@ signals 'marked'&for listing during # @@ simulation. This command opens a list-&# @@ window containing all such signals. # @@ # @@ jtag_uart_drive -- display interactive input window for jtag_uart # @@ # @@ h -- print this message # @@ # @@ #& OpenFile "nios_ii_sim.mpf"&# Loading project nios_ii_sims# Model Technology ModelSim ALTERA vlog 6.1g Compiler 2006.08 Aug 12&2006# -- Compiling module button_pio_s1_arbitrator# -- Compiling module cpu_jtag_debug_module_arbitrator# -- Compiling module cpu_data_master_arbitrator# -- Compiling module cpu_instruction_master_arbitrator# -- Compiling module jtag_uart_avalon_jtag_slave_arbitrator# -- Compiling module ledg_pio_s1_arbitrator# -- Compiling module onchip_mem_s1_arbitrator# -- Compiling module sysid_control_slave_arbitrator# -- Compiling module nios_ii_reset_clk_domain_synch_module# -- Compiling module nios_ii# -- Compiling module lcell# -- Compiling module ALTERA_MF_MEMORY_INITIALIZATION# -- Compiling module ALTERA_MF_HINT_EVALUATION# -- Compiling module ALTERA_DEVICE_FAMILIES# -- Compiling module dffp# -- Compiling module pll_iobuf# -- Compiling module stx_m_cntr# -- Compiling module stx_n_cntr# -- Compiling module stx_scale_cntr# -- Compiling module MF_pll_reg# -- Compiling module MF_stratix_pll# -- Compiling module arm_m_cntr# -- Compiling module arm_n_cntr# -- Compiling module arm_scale_cntr# -- Compiling module MF_stratixii_pll# -- Compiling module ttn_m_cntr# -- Compiling module ttn_n_cntr# -- Compiling module ttn_scale_cntr# -- Compiling module MF_stratixiii_pll# -- Compiling module cda_m_cntr# -- Compiling module cda_n_cntr# -- Compiling module cda_scale_cntr# -- Compiling module MF_cycloneiii_pll# -- Compiling module altpll# -- Compiling module altlvds_rx# -- Compiling module stratix_lvds_rx# -- Compiling module stratixgx_dpa_lvds_rx# -- Compiling module stratixii_lvds_rx# -- Compiling module flexible_lvds_rx# -- Compiling module stratixiii_lvds_rx# -- Compiling module stratixiii_lvds_rx_channel# -- Compiling module stratixiii_lvds_rx_dpa# -- Compiling module altlvds_tx# -- Compiling module stratix_tx_outclk# -- Compiling module stratixii_tx_outclk# -- Compiling module flexible_lvds_tx# -- Compiling module altaccumulate# -- Compiling module altmult_accum# -- Compiling module altmult_add# -- Compiling module altfp_mult# -- Compiling module altsqrt# -- Compiling module altclklock# -- Compiling module altddio_in# -- Compiling module altddio_out# -- Compiling module altddio_bidir# -- Compiling module hssi_pll# -- Compiling module MF_ram7x20_syn# -- Compiling module hssi_fifo# -- Compiling module hssi_rx# -- Compiling module hssi_tx# -- Compiling module altcdr_rx# -- Compiling module altcdr_tx# -- Compiling module altcam# -- Compiling module altdpram# -- Compiling module altsyncram# -- Compiling module alt3pram# -- Compiling module altqpram# -- Compiling module parallel_add# -- Compiling module scfifo# -- Compiling module dcfifo_dffpipe# -- Compiling module dcfifo_fefifo# -- Compiling module dcfifo_async# -- Compiling module dcfifo_sync# -- Compiling module dcfifo_low_latency# -- Compiling module dcfifo_mixed_widths# -- Compiling module dcfifo# -- Compiling module altshift_taps# -- Compiling module a_graycounter# -- Compiling module altsquare# -- Compiling module signal_gen# -- Compiling module jtag_tap_controller# -- Compiling module dummy_hub# -- Compiling module sld_virtual_jtag# -- Compiling module sld_signaltap# -- Compiling module altstratixii_oct# -- Compiling module altparallel_flash_loader# -- Compiling module altserial_flash_loader# -- Compiling module LPM_MEMORY_INITIALIZATION# -- Compiling module LPM_HINT_EVALUATION# -- Compiling module LPM_DEVICE_FAMILIES# -- Compiling module lpm_constant# -- Compiling module lpm_inv# -- Compiling module lpm_and# -- Compiling module lpm_or# -- Compiling module lpm_xor# -- Compiling module lpm_bustri# -- Compiling module lpm_mux# -- Compiling module lpm_decode# -- Compiling module lpm_clshift# -- Compiling module lpm_add_sub# -- Compiling module lpm_compare# -- Compiling module lpm_mult# -- Compiling module lpm_divide# -- Compiling module lpm_abs# -- Compiling module lpm_counter# -- Compiling module lpm_latch# -- Compiling module lpm_ff# -- Compiling module lpm_shiftreg# -- Compiling module lpm_ram_dq# -- Compiling module lpm_ram_dp# -- Compiling module lpm_ram_io# -- Compiling module lpm_rom# -- Compiling module lpm_fifo# -- Compiling module lpm_fifo_dc_dffpipe# -- Compiling module lpm_fifo_dc_fefifo# -- Compiling module lpm_fifo_dc_async# -- Compiling module lpm_fifo_dc# -- Compiling module lpm_inpad# -- Compiling module lpm_outpad# -- Compiling module lpm_bipad# -- Compiling module oper_add# -- Compiling module oper_addsub# -- Compiling module mux21# -- Compiling module io_buf_tri# -- Compiling module io_buf_opdrn# -- Compiling module oper_mult# -- Compiling module tri_bus# -- Compiling module oper_div# -- Compiling module oper_mod# -- Compiling module oper_left_shift# -- Compiling module oper_right_shift# -- Compiling module oper_rotate_left# -- Compiling module oper_rotate_right# -- Compiling module oper_less_than# -- Compiling module oper_mux# -- Compiling module oper_selector# -- Compiling module oper_decoder# -- Compiling module oper_bus_mux# -- Compiling module oper_latch# -- Compiling module onchip_mem# -- Compiling module cpu_test_bench# -- Compiling module cpu_mult_cell# -- Compiling module cpu_jtag_debug_module# -- Compiling module cpu_jtag_debug_module_wrapper# -- Compiling module cpu# -- Compiling module sysid# -- Compiling module jtag_uart_log_module# -- Compiling module jtag_uart_sim_scfifo_w# -- Compiling module jtag_uart_scfifo_w# -- Compiling module jtag_uart_drom_module# -- Compiling module jtag_uart_sim_scfifo_r# -- Compiling module jtag_uart_scfifo_r# -- Compiling module jtag_uart# -- Compiling module ledg_pio# -- Compiling module button_pio# -- Compiling module test_bench# # Top level modules:#&&&& lcell#&&&& altpll#&&&& altlvds_rx#&&&& altlvds_tx#&&&& altaccumulate#&&&& altmult_accum#&&&& altfp_mult#&&&& altsqrt#&&&& altddio_bidir#&&&& altcdr_rx#&&&& altcdr_tx#&&&& altcam#&&&& altdpram#&&&& alt3pram#&&&& altqpram#&&&& parallel_add#&&&& scfifo#&&&& dcfifo#&&&& altshift_taps#&&&& a_graycounter#&&&& altsquare#&&&& sld_virtual_jtag#&&&& sld_signaltap#&&&& altstratixii_oct#&&&& altparallel_flash_loader#&&&& altserial_flash_loader#&&&& lpm_constant#&&&& lpm_inv#&&&& lpm_and#&&&& lpm_or#&&&& lpm_xor#&&&& lpm_bustri#&&&& lpm_compare#&&&& lpm_abs#&&&& lpm_counter#&&&& lpm_latch#&&&& lpm_ff#&&&& lpm_shiftreg#&&&& lpm_ram_dq#&&&& lpm_ram_dp#&&&& lpm_ram_io#&&&& lpm_rom#&&&& lpm_fifo#&&&& lpm_fifo_dc#&&&& lpm_inpad#&&&& lpm_outpad#&&&& lpm_bipad#&&&& oper_addsub#&&&& mux21#&&&& io_buf_tri#&&&& io_buf_opdrn#&&&& oper_mult#&&&& tri_bus#&&&& oper_div#&&&& oper_mod#&&&& oper_left_shift#&&&& oper_right_shift#&&&& oper_rotate_left#&&&& oper_rotate_right#&&&& oper_mux#&&&& oper_selector#&&&& oper_decoder#&&&& oper_bus_mux#&&&& oper_latch#&&&& test_bench# vsim +nowarnTFMPC -L lpm_ver -L sgate_ver -L altera_mf_ver -L altgxb_ver -L stratixiigx_hssi_ver -L stratixgx_ver -L stratixgx_gxb_ver -L stratixiigx -L altera_ver -L stratixiii_ver -L stratixii_ver -L cycloneii_ver -L cycloneiii_ver -t ps test_bench # //& ModelSim ALTERA 6.1g Aug 12 2006 # //# //& Copyright 2006 Mentor Graphics Corporation# //&&&&&&&&&&&&& All Rights Reserved.# //# //& THIS WORK CONTAINS TRADE SECRET AND # //& PROPRIETARY INFORMATION WHICH IS THE PROPERTY# //& OF MENTOR GRAPHICS CORPORATION OR ITS LICENSORS# //& AND IS SUBJECT TO LICENSE TERMS.# //# Loading work.test_bench# Loading work.nios_ii# Loading work.button_pio_s1_arbitrator# Loading work.button_pio# Loading work.cpu_jtag_debug_module_arbitrator# Loading work.cpu_data_master_arbitrator# Loading work.cpu_instruction_master_arbitrator# Loading work.cpu# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/altera_mf.altsyncram# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/altera_mf.ALTERA_DEVICE_FAMILIES# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/altera_mf.ALTERA_MF_MEMORY_INITIALIZATION# Loading work.cpu_jtag_debug_module_wrapper# Loading work.cpu_jtag_debug_module# Loading work.cpu_mult_cell# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/altera_mf.altmult_add# Loading work.cpu_test_bench# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/sgate.oper_add# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/220model.lpm_add_sub# Loading C:\altera\72\modelsim_ae\win32aloem/../altera/verilog/sgate.oper_less_than# Loading work.jtag_uart_avalon_jtag_slave_arbitrator# Loading work.jtag_uart# Loading work.jtag_uart_scfifo_w# Loading work.jtag_uart_sim_scfifo_w# Loading work.jtag_uart_log_module# Loading work.jtag_uart_scfifo_r# Loading work.jtag_uart_sim_scfifo_r# Loading work.jtag_uart_drom_module# Loading work.ledg_pio_s1_arbitrator# Loading work.ledg_pio# Loading work.onchip_mem_s1_arbitrator# Loading work.onchip_mem# Loading work.sysid_control_slave_arbitrator# Loading work.sysid# Loading work.nios_ii_reset_clk_domain_synch_moduleVSIM 3&
Step 2：顯示JTAG UART視窗
輸入jtag_uart_drive，printf()的結果將顯示在這裡
Step 3：顯示waveform window
輸入巨集 w 載入wave_presets.do，將載入預設要仿真的信號，也可以自行在加入其他信號。圖中的out_port_from_the_ledg_pio就是自行加入的。
Step 4：開始仿真
輸入 run 800 us，表示開始仿真800 us，結果如下圖所示。
之前在hello_world.c中，我們曾經
for(i =&0; i &&256; i++)& IOWR_ALTERA_AVALON_PIO_DATA(LEDG_PIO_BASE, i);
若真的在DE2跑起來，只會發現LEDG是全亮的，因為0到255的變化人眼無法辨識，但在ModelSim-Altera就可以看到out_port_from_the_ledg_pio從0、1、2....不斷的變化。
完整程式碼下載
Conclusion又是一次很神奇的經驗，竟然讓ModelSim和Nios II結合在一起，這對debug幫助很大，不過ModelSim-Altera與Nios II的整合似乎有待加強，也或許是我功力不足，更複雜的Nios II系統，我也沒把握能在ModelSim-Altera仿真成功，畢竟連Nios II Reference Design都過不了，實在令人擔心，或許要對Verilog RTL做些修正才能成功仿真。&&&&博库工学&EDA技术与VHDL设计实验指导(高等学校电子与通信工程类专
邀请好友参加吧
版 次：页 数：字 数：印刷时间：开 本：16开纸 张：印 次：包 装：是否套装：否国际标准书号ISBN：7所属分类：&&&
下载免费当当读书APP
品味海量优质电子书，尊享优雅的阅读体验，只差手机下载一个当当读书APP
本商品暂无详情。
当当价：为商品的销售价，具体的成交价可能因会员使用优惠券、积分等发生变化，最终以订单结算页价格为准。
划线价：划线价格可能是图书封底定价、商品吊牌价、品牌专柜价或由品牌供应商提供的正品零售价（如厂商指导价、建议零售价等）或该商品曾经展示过的销售价等，由于地区、时间的差异化和市场行情波动，商品吊牌价、品牌专柜价等可能会与您购物时展示的不一致，该价格仅供您参考。
折扣：折扣指在划线价（图书定价、商品吊牌价、品牌专柜价、厂商指导价等）某一价格基础上计算出的优惠比例或优惠金额。如有疑问，您可在购买前联系客服咨询。
异常问题：如您发现活动商品销售价或促销信息有异常，请立即联系我们补正，以便您能顺利购物。
当当购物客户端手机端1元秒
当当读书客户端万本电子书免费读