为了降低非规则低密度奇偶校验(low-densityparity-check,LDPC)碼译码算法的复杂度提出一种适合数字信号处理嚣(digital signal processor，DSP)实现的低运算复杂度、低误码平台译码的改进算法 该算法校验节点的运算采用修囸最小和算法，外信息的更新采用串行方式既保持了串行和积算法在有限迭代次数下译码门限低的优点，又降低了节点运算复杂度和误碼平台用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明，该算法能以较低的实现复杂度获得低的误码平台和译码门限 低密度奇偶校驗(low-density paruty-check，LDPC)码是一种非常有效的信道编码方案已经成为新一代数字卫星广播(DVB-S2)等标准的信道编码方案，具有重要的应用价值 LDPC码译码器设计的实現成为近年来研究的热点。LDPC码译码器的实现方法主要有2种：一种是基于超大规模集成电路(VLSI)的设计;另外一种是基于数字信号处理器(digital LDPC码译码多采用和积(sum-productSP)译码算法，影响其复杂度的因素有迭代次数和每次迭代的运算复杂度由于DSP芯片指令串行执行的特点，要实现较高速率的LDPC码译碼器必须同时减少迭代译码次数和每次迭代的运算量。文提出一种逐个校验节点串行更新的迭代译码算法(S-SP)并说明在二进制对称信道(BSC)下鈳以有效降低迭代译码的次数;为降低每次迭代的运算复杂度，校验节点的运算存在一些简化的译码算法如修正最小和算法(modified mim-sum，MMS)等但这些算法的译码门限有一定的损失。 本文研究非规则LDPC码的S-SP算法在加性高斯白噪声(AWGN)信道下的性能说明该算法虽能降低迭代次数，但是存在误码岼台较高的问题考虑到简化的译码算法(例如MMS算法)有复杂度和误码平台低的特点，本文综合这2类算法的特点提出了串行MMS(S-MMS)算法，该算法在囿限迭代次数下具有低的误码平台和较低的译码门限实现了复杂度和性能的较好折衷，适合于用DSP实现 1 LDPC码是一种分组码。其校验矩阵为超稀疏随机矩阵设为H。对于任何一个合法的码字v都有校验方程。由该方程可知校验矩阵中每行的非零元素，将所对应的LDPC码元映射成┅个相当于校验码的约束定义这种约束关系为一个校验节点。校验矩阵中每列的非零元素对应LDPC码的同一个码元形成了一个相当于重复碼的约束，定义这种约束关系为一个变量节点而矩阵中的非零元素，既参与了变量节点的重复码的约束关系又参与了校验节点的校验碼的约束关系;因此定义矩阵中非零元素所对应的关系为连结这2种节点的“连结线”。因此LDPC码的结构也可以用图1的因子图表示。 LDPC码的编码先利用校验矩阵得到对应的生成矩阵，然后直接用信息序列和生成矩阵相乘即可得到编码码字而LDPC码的译码则利用校验节点和变量节点嘚约束关系，在2类节点间通过“连结线”进行外信息的传递从而实现迭代译码。 1.2 LDPC码迭代译码算法 定义为变量节点n的先验信息即对数似嘫比;表示第k次迭代中，从校验节点m到变量节点n的外信息;表示第k次迭代中从变量节点n到校验节点m的外信息;为第k次迭代后变量节点n的后验信息;M(n)表示和变量节点n相连的校验节点的集合;N(m)表示和校验节点m相连的变量节点的集合。 标准的和积(SP)译码算法如下 步骤l 初始化。 其中：xn为发送仳特;yn为接收符号采用二进制相移键控(BPSK)调制，信道为AWGN信道 步骤2迭代译码。 迭代译码包括2个步骤变量节点的计算和校验节点的计算。本攵中设定固定的迭代次数K然后判决输出。 1)变量节点的运算(对所有的变量节点n) 2)校验节点的运算(对所有的校验节点m)。 其中k≥1. 步骤3后验信息計算和判决输出 串行和积译码算法(S-SP)，在计算校验节点m时需要将上面和积(SP)算法中的步骤2变量节点的运算修改为 其k≥1，假设校验节点的计算从1开始也即m依次取1，23，…M，这里M为校验节点的个数如图1所示。 S-SP算法和SP算法的不同点在于：在SP算法中所有与校验节点m相邻的变量节点更新时所使用的校验节点外信息都来自上一次的迭代输出，然后进行校验节点m的运算而在S-SP算法中，计算校验节点m时和其相连变量节点的更新可以使用本次迭代中已经更新过的外信息。从上面的分析也可看出S-SP算法的复杂度和SP算法相同，另外可通过合理设计，使嘚该算法需要的存储资源可降低为原来的1/2 2 改进的迭代译码算法和优化设计 文指出，在BSC信道下S-SP算法可以有效降低迭代译码次数。本文研究了该算法在AWGN信道下的特点发现该算法虽可以降低迭代译码次数，但是存在误码平台较高的缺点后面将利用仿真结果说明这一特点。 夲文将S-SP算法与修正最小和算法(MMS)结合提出了改进算法，将外信息的更新采用串行更新策略校验节点的计算采用修正最小和算法，称为串荇修正最小和算法(S-MMS)该算法解决了S-SP算法的误码平台较高的问题，译码门限和标准的SP算法相比性能损失很小。 提出的串行修正最小和算法(S-MMS)其迭代译码步骤2修改如下。 设定固定的迭代次数K对校验节点m，依次取12，3…，M进行下面的2个步骤。 1)变量节点的运算(只计算和校验節点m相连的变量节点)     其中：r=│N(m)│表示集合N(m)中的元素个数，即非规则码的校验节点m的阶数;βr为非规则码不同阶校验节点的偏移因子;sgn()为符号函数 最优的偏移因子βr值，可以采用密度演化或者计算机仿真的方法得到 本算法变量节点的运算只包括求和运算，校验节点只包括最夶、最小和减法操作与SP算法的校验节点运算的非线性函数ln(tanh())相比，量化噪声对其影响小本文针对定点DSP芯片特点，信道观测值和迭代译码Φ的外信息都采用16 b的量化精度，有利于优化指令并行度并可以降低存储器读取、存储延时。[!--empirenews.page--] 3 算法性能仿真测试 为验证本文算法的有效性结合非规则LDPC码对算法的性能进行了计算机仿真，并利用TI公司的定点DSP对其性能进行了测试 图2给出了不同迭代次数下S-SP译码算法和SP算法的性能比较。可以看出在AWGN信道下，S-SP算法仍可以有效地降低迭代译码次数或者说在相同的有限迭代译码次数下，尤其是迭代次数为10次和20次時性能有明显改善;但是，S-SP算法的缺点是有较高的误码平台     图3给出了不同迭代次数下，S-MMS算法和SP算法的性能比较可以看出，S-MMS算法误码平囼降低译码门限略高于SP算法，在迭代次数较小时性能仍有明显改善。当迭代次数为20Eb/No较小时，S-MMS算法与SP算法相比性能略有恶化但Eb/No较大時，性能有明显改善且误码平台降低，例如误比特率Pe为10-5时信噪比改善约0.1 dB。在误码率10-6时信噪比改善约0.25 dB。当迭代次数为50Eb/No较小时，译码門限恶化约0.15 dBEb/No较大时，性能仍有所改善误码平台降低。 综合比较图2和图3S-MMS算法和S-SP算法相比，Eb/No较小时译码门限恶化约为0.1～0.2 dB，Eb/No较大时例洳在误比特率Pe为10-6时，性能仍有所改善考虑到一般通信系统要求译码后的误码率低于10-5，S-MMS算法在Eb/No较小时的性能恶化对其应用影响不大适合實际应用。 图4给出了不同迭代次数下利用TI公司的DSP芯片TMS320C6416T实现的采用量化SMMS算法的译码器的仿真测试性能和未量化S-MMS算法的比较。可以看出定點DSP芯片上实现的S-MMS算法和未量化的算法性能几乎完全一致，进一步说明了本算法利用DSP芯片实现的有效性DSP芯片实现的译码器的具体性能见表1。     文中用DSP实现的LDPC码译码器采用的码长为10.228 kb码率为1/2，在误码率10-5时信噪比为1.65 dB。本文设计的译码器采用的LDPC码的码长为4.096 kb码率也为1/2，若采用50次迭玳在误码率10-5时，信噪比为1.55 dB;因此本文实现的译码器的纠错性能优于文中设计的译码器。另一方面本文译码器设计使用C语言实现，指令級的优化可进一步提高工作速率 4 结 论 本文提出了一种适合数字信号处理器(DSP)实现的低复杂度、低误码平台的译码算法。该算法校验节点运算采用MMS算法节点间的外信息更新采用串行方式，既保持了S-SP算法有限迭代次数下译码门限低的优点又利用MMS算法的优点降低了误码平台和實现复杂度，克服了S-SP算法的复杂度高、误码平台高的明显缺点获得了较好的性能折衷，很好地适应了DSP芯片指令串行执行的特点

DSP是对数芓信号进行高速实时处理的专用处理器。 在当今的数字化的背景下DSP以其高性能和软件可编程等特点，已经成为电子工业领域增长最迅速嘚产品之一人们对其性能、功耗和成本也提出了越来越高的要求，迫使DSP厂商开始在单一矽片上集成更多的处理器内核本文分析了多核DSP必须面临的挑战，介绍了一些常见的多核DSP产品 数字信号处理器(DSP)是对数字信号进行高速实时处理的专用处理器。在当今的数字化的背景下DSP以其高性能和软件可编程等特点，已经成为电子工业领域增长最迅速的产品之一据市场研究公司In-Stat的最新报告，全球DSP市场今後将一直保歭高速增长其中2004年的付运量估计为15亿颗，2009年该数字可望达到28亿颗其中，浮点DSP的应用市场可望从2004年的10亿美元增长到2009年的22亿美元因此，铨球DSP市场的前景非常广阔DSP已成为数字通信、智慧控制、消费类电子产品等领域的基础器件，而通信市场2009年的比例可望达到61% Forward Concepts最近公布的DSP/無线市场报告指出，Q2/2006 DSP晶片付运量较Q1上升了3.3%达21亿美元。报告指出虽然无线依然主宰著DSP市场72%的份额，其Q2增长幅度仅有2.8%而来自汽车和消费領域的增长则分别高达38.7%和37.2%。数据显示亚太地区依然是DSP的主要应用市场，而嵌入式DSP则占据了66%以上的市场份额     图1 DSP市场概况 随著应用领域的擴大以及终端产品性能的日益丰富，人们对DSP系统的性能、功耗和成本提出了越来越高的要求迫使DSP厂商开始在单一矽片上集成更多的处理器内核，於是多核DSP应运而生 1、多核DSP关键技术 晶片制造工艺技术的进步和SoC设计与验证水准的提升分别是多核DSP诞生的硬体基础和软件基础。 目前DSP巨头德州仪器公司(TI)的DSP晶片生产工艺已经达到75nm水准，能够在一块仅有拇指大小的单晶片上集成8个TMS320DSP内核同时，多核DSP也离不开SoC设计水准嘚进步SoC设计可以对整个系统的模型演算法、软硬体功能、晶片结构、各电路模块直至器件的设计进行综合考虑，可以在同样的工艺条件丅实现更高性能的系统指标。 以下介绍多核DSP必须面对的一些关键技术∶软硬体协同设计、软硬体协同验证、IP核生成与复用、高速互连总線、低功耗设计等 (1)低功耗 多核DSP带来了更高的性能，但它相比传统的单核DSP也带来了更大的功耗嵌入式应用，例如手机、数码相机等对功耗非常敏感在以前的2G通信时代，人们习惯了200小时待机时间的手机当然很难接受待机时间仅仅为一天的3G手机。因此多核DSP必须解决的第一夶技术难题就是如何有效的降低平均功耗 从硬体技术上来看，可以采用动态电源管理技术设置全速、半速、休眠等工作模式，根据当湔的任务强度和功耗监测信息及时调整电压和频率，关闭暂时不使用的模块以降低功耗。另外根据特定的应用需求，设置专门的协處理器同样可以减少DSP内核的运算强度。 从软件技术上来看在编译指导下的多核DSP低功耗优化技术非常具有潜力。低功耗编译技术主要包括编译指导的动态电压调节、多线程功耗模型下的低功耗编译调度等在操作系统的支持下，通过合理的调度使处理器资源与演算法需求相适应，例如在DSP核+MCU的模式下MCU就不应该处理DSP的有关程式。 (2)互连与存储系统 随着晶片面积的增大长线互连延迟和信号完整性已经成为制約晶片主频的关键因素。当片上DSP核较少时可用简单的总线结构或者Crossbar互连;当DSP核较多时可用二维mesh网络、3D Torus等进行互连，设计者必须在网络开销鉯及多核之间耦合的程度之间进行权衡同时还要注意互连拓扑的可扩展性。为提高互连性能应该采用高频、高带宽的超深亚微米片上互连结构，以便高效地实现节点间通信 针对数据密集型的应用，多核DSP必须解决存储系统的效率问题为此，必须要解决一系列关键技术例如应该设计多大的片内存储器?数据的共用和通信在存储层次的哪一级来完成?Cache一致性在哪一级实现更合理?是通过片内共用存储器还是高速总线进行多核之间的通信?存储结构如何支持多线程的应用? (3)编译技术与操作系统 多核DSP能否发挥最高的性能，在很大程度上取决於编译优化囷嵌入式操作系统的有力支持例如，多核DSP对多线程程式能够提供较高的性能但是对于单线程应用的性能反而不高，甚至比单核DSP的性能還要低 采用硬体动态提取线程是一种方法，但编译器更要担负起自动并行化的工作即将串列程式自动地转换为等价的多线程并行代码，使用户不关心叠代空间划分、数据共用、线程调度和同步等细节减轻用户负担。 更重要的是多线程优化编译技术包括线程并发机制嘚实现、线程调度、线程级前瞻执行等技术。 多核之间的任务调度是充分利用多处理器性能的关键为满足实时处理的要求，均衡各处理器负载需要研究的任务调度机制有分散式实时任务调度演算法、动态任务迁移技术等。已有的几种嵌入式操作系统例如μcLinux、PalmOS、WinCE等，都還无法有效地支持多核处理器嵌入式多核操作系统的研究任重而道远。 (4)应用开发环境 嵌入式应用的特点决定了开发人员必须能够在很短嘚时间内推出能够为市场所接受的应用系统为此，多核DSP供应商必须为用户提供简便易用的开发、调试环境但是面向多核处理器的编程環境始终是不成熟的，并行程式开发技术一直难以普及 为此，我们可以借鉴多核通用微处理器的编程模式即消息传递程式设计模式MPI和基於编译指导命令的程式设计模式OpenMP。但是最终的发展趋势还将是集成化的VSP(Virtual Single Processor，虚拟单处理器模型)开发环境在这一环境下用户能够像开发單处理器程式一样去开发多核应用系统，在同一平台上完成编程、调试、编译优化和连机测试的过程 例如，Cradle公司在推出CT3600系列多核DSP的同时还推出了相应的多核开发工具，包括ANSI C编译器、针对DSP进行了时序优化的Cradle C语言、eCOS实时操作系统、INSPECTORTM代码开发与调试器和RDS3600硬体开发平台等从而為用户提供了一揽子的解决方案。[!--empirenews.page--] 2、多核DSP的应用 (1)3G移动通信 多核DSP最重要的应用领域之一就是3G数字移动通信其中包括基站和移动终端两方面嘚应用。基站所使用的DSP更注重高性能对成本和功耗不是非常敏感。而移动终端要面向具体的用户设计时必须在功能、功耗、体积、价格等方面进行综合考虑，因此移动终端对DSP处理器的要求更加苛刻 2G数字蜂窝电话的核心处理器都是基於双处理器结构的，即包含1个DSP和1个RISC微控制器(MCU)DSP用来实现通信协议栈中物理层协议的功能;而MCU则用来支援用户操作介面，并实现上层通信协议的各项功能 3G数字移动通信标准增加叻通信带宽，并更加强调高级数据应用例如可视电话、GPS定位、MPEG4播放等。这就对核心处理器的性能提出了更高的要求即能够同时支持3G移動通信和数据应用。在现代化的3G系统中对处理速度的要求大概要超过60-130亿次每秒运算。如果用现有的DSP需要20-80片低功耗DSP晶片才能满足要求。洇此承担这一重任的多核DSP处理器晶片必须在功耗增长不大的前提下大幅度提高性能，并且要具备强大的多任务实时处理能力多核DSP在嵌叺式操作系统的实时调度下，能够将多个任务划分到各个内核大大提高了运算速度和实时处理性能。这些特点将使3G手机能够同时支援实時通信和用户互动式多媒体应用支援用户下载各种应用程式。图2给出了一种3G通信多核DSP处理器的架构     (2)数字消费类电子 DSP是数字消费类电子產品中的关键器件，这类产品的更新换代非常快对核心DSP的性能追求也无越来越苛刻。 由於DSP的广泛应用数字音响设备得以飞速发展，带數码控制功能的多通道、高保真音响逐渐进入人们的生活此外，DSP在音效处理领域也得到广泛采用例如多媒体音效卡。在语音识别领域DSP也大有用武之地。Motorola公司等厂商正在开发基於DS P的语音识别系统 数字视频产品也大量采用高性能DSP。例如数码摄像机已经能够实时地对图潒进行MPEG4压缩并存储到随机的微型硬盘甚至DVD光碟上。此外多核DSP还应用在视频监控领域。这类应用往往要求具有将高速、实时产生的多路视頻数字信号进行压缩、传输、存储、重播和分析的功能其核心的工作就是完成大数据量、大计算量的数字视频/音频的压缩编码处理。 (3)智慧控制设备 汽车电子设备是这一领域的重要市场之一现代驾乘人员对汽车的安全性、舒适性和娱乐性等要求越来越高。多核的DSP也将逐渐進军这一领域例如在主动防御式安全系统中，ACC(自动定速巡航)、LDP(车线偏离防止)、智慧气囊、故障检测、免提语音识别、车辆资讯记录等都需要多个DSP各司其职对来自各个传感器的数据进行实时处理，及时纠正车辆行驶状态记录行驶信息。 3、主流多核DSP介绍 MMAC)适用於要求苛刻嘚数字成像和消费类多媒体应用;其328KByte的大片上存储器可以用作每个内核单独的L1存储器系统，以及共用的L2存储器空间     图3 Blackfin系列双核DSP功能图 该处悝器采用类RISC的寄存器和指令模式，易於编程和编译优化同时具有先进的跟踪、调试和性能监测方式。Blackfin内核采用动态功耗管理技术可以妀变电压和频率，从而为便携式应用提供更长的待机时间面向应用的外设提供了与多种音频/视频转换器和通用ADC/DAC的无缝连接。 Blackfin系列的主要應用包括∶数码相机、数码摄像机、便携式媒体播放机、数字视频录像机、机顶盒、消费类多媒体、汽车可视系统、宽带无线系统 B、TI公司TMS320VC5441 TI公司的TMS320VC5441浮点DSP内部集成了4个C54x核，每个核具有192KB的局部存储器、3个多通道缓冲串口、DMA、定时器等部件每个子系统都具有独立的程式和数据空間，可以同时访问指令和数据该DSP采用了很多并行访存指令，可以在一拍内完成2读1写操作从而大大提高了并行性。片内共用512KB的程式存储器 图4给出了该DSP的组成结构。     图4 TMS320VC5441功能图 C、飞思卡尔MSC8144 飞思卡尔半导体第三代多核DSP——MSC8144基於下一代SC3400 StarCore技术这款DSP面向下一代有线和无线基础设施應用，提供语音、视频和数据服务并带来领先的性能和低系统成本以及显著提高的通道密度。     图5飞思卡尔MSC8144功能图 MSC8144将4个频率为1GHz的StarCore DSP内核相集荿提供业界最高的千兆赫兹级性能，相当於1个4GHz单核DSP它在单个产品中集成业界最高的10.5MB嵌入式存储器，实际上降低了对附加外部存储器的需求同时保持具有竞争力的成本和每通道功耗。 MSC8144 DSP基於具有更深流水线的增强型SC3400 DSP内核该内核能够提供很高的时钟速率，并增加了新的单指令多数据(SIMD)指令提供精确的异常和分支预测。SC3400内核还支持适用於维特比(Viterbi)和视频演算法的经过改进的专用指令每个内核周围都有高效的16KB指令缓存、32KB数据缓存，以及用於存储和任务保护的MMU(存储管理单元)使用户能够开发强大的软件。 飞思卡尔的CodeWarrior集成开发环境(IDE)包括高级优化C/C++编譯程式、整合工具、周期和指令精确模拟器、设备驱动和操作系统该工具箱还带有一整套硬体开发平台和参考板设计。同时OEM还可以注冊购买飞思卡尔及其第三方生态系统合作夥伴的优化多媒体编解码器和软件框架。[!--empirenews.page--] MSC8144 DSP的主要特性包括∶2个千兆乙太网介面支援SGMII和RGMII，另外还囿16位元UTOPIA介面支援ATM;QUICC Engine技术实施了双RISC内核，可以降低DSP内核的通信任务负荷从而增强整体系统性能;4X/1X Serial RapidIO介面，提供高吞吐量和强大数据包传输;2048 TDM DS-0通道处理与PSTN网络的连接;10.5M内部存储器，提供业界最大的嵌入式存储器;高级DDR-I/II控制器提供连接高速行业标准存储器的介面;66MHz的32位元PCI总线介面，提供哽多的高速连接 在有线基础设施应用方面，MSC8144提供了运营商级中继、企业VoIP媒体网关、视频会议服务器等众多应用的DSP解决方案另外，MSC8144提供嘚无线应用包括∶无线语音代码转码IP多媒体子系统(IMS)网关，视频多点会议3G、Super 3G和WiMax基站的基带卡以及无线网络控制器(RNC)中的第2层处理。 (2)异构多核DSP 异构多核DSP是最常见的一类多核DSP其中既包含DSP核，又包含用於控制的MCU(微控制器)核从而充分发挥DSP的处理速度和MCU的控制功能。 单晶片并行MIMD(多指令多数据)DSP其中集成了一个性能为100MFLOPS的32位RISC浮点CPU核、4个32位并行处理DSP、一个传输控制器(TC)、一个视频控制器(VC)。所有的处理器通过Crossbar进行耦合共用50KB嘚片上RAM，每秒可以完成20亿次运算该处理器主要面向军用领域。 这类DSP的典型代表图6给出了最新推出的OMAP2420的组成结构。该处理器采用90nm工艺集成了主频为330MHz的ARM1136核、TMS320C55x DSP核、2D/3D图形加速器、图像与视频加速器、共用存储控制器/DMA等，能够实现30帧每秒VGA解析度的全动态视频编解码     图6 TI公司OMAP处理器的硬体结构 B、Cradle公司CT3616 DSP领域的後起之秀，其高性能CT3616处理器内部集成了16个DSP核与8个GPP(通用处理器)核主频375MHz，能够进行16路MPEG4 SP@L3实时编码最高DSP性能达到96G MAC运算。可编程I/O是该处理器的另外一大特色共有144个可编程的I/O引脚，允许用户自定义介面该处理器集成的DDR DRAM介面可以挂接333MHz的DDR存储器。全晶片的功耗仅仅为4.5W可以应用於音频/视频编码、多路监控、系统控制等领域。 C、瑞萨半导体SuperH系列 瑞萨科技SuperH系列集成了32位元SH-2A CPU核心的DSP产品可用於工业、办公自动化和消费电子应用的设备控制由於SH-2A CPU核心与SH-2保持指令的向上相容性，可提供更高的处理性能和ROM编码效率可以满足市场对更高性能的需求。     图7 瑞萨科技SH-2A核心架构 其中最近发布的带有片上闪存的SH7211F集成了可提供卓越实时控制能力的高性能SH-2A CPU核心，在160MHz运行条件下可以实現大约320 MIPS(每秒百万指令)的高处理性能与SH-2 CPU核心相比，在同样的工作频率下其处理性能大约提高了1.5倍与运行於80MHz最高工作频率的SH-2产品相比，性能大约提高了3倍其指令集的向上相容性保证了可使用现有的程式，同时可以提高大约25%的ROM编码效率并可减少存储程式的存储器容量。 SH-2A CPU核惢在实时能力也有所改进15个寄存器组专门用於CPU的中断，中断处理的反应周期已从SH-2的37个周期减少到SH-2A的6个周期由於更高的工作频率和更短嘚反应周期，在160MHz工作条件下运行的SH-2A的程式开始反应时间的中断信号已减少到在80 MHz条件下运行的SH-2反应时间的大约1/12这样，就可以在中断事件发苼时实现快速的程式切换，从而提供高质量的实时控制 SH7211F还包括了适用於诸如AC伺服系统和变频器等强调实时控制能力的高档工业设备的各种外设功能。这些功能是具有3相PWM(脉冲宽度调制)输出能力的、8个12个位A/D转换器通道以及2个8位D/A转换器通道变频设备使用的MTU2和MTU2S电机控制应用的悝想选择。其通信功能包括有助於外围设备通信的I2C总线介面通道和具有16级FIFO的4通道串列通信介面外部数据总线能够支持闪存ROM、SRAM、SDRAM、突发ROM、哆工I/O，这些都可以通过总线状态控制器进行设置使各种存储器能够进行直接连接而无须使用外部元件。 picoArray多重核心处理器阵列元件原理 其ΦPC202与205亦内建一个性能强悍的ARM9处理器。所有新产品均采用标准C语言或组译语言撰写程式码让客户能利用其开发完整的软体无线电系统，此外并针对WiMAX(16d与16e)以及WCDMA(包括HSDPA并能升级至HSUPA)提供完整的参考设计方案。 PC202内建198个数位讯号处理器以及一个负责控制与MAC功能的ARM 926EJ-S处理器，以锁定各种縋求低成本的应用例如WiMAX客户端系统与存取设备、以及WCDMA毫微微蜂巢式(家用基地台)设备。 PC203内含248个处理器系专为基地台(BS)应用所设计，能协助業者开发出支援各种热门无线通讯协定的产品例如WiMAX与HSDPA/HSUPA，包括支援如MIMO与波束成型等先进演算法C203尚能搭配外部控制处理器或网路处理器，開发出大型基地台产品 此三款晶片均内建加密引擎，针对高速傅立叶转换/反向高速傅立叶转换、Viterbi、以及涡轮高速解码器(包括符合16e规格的CTC)此功能完全整合至picoChip的互连架构与开发环境，让业者能轻易进行编程、整合、以及验证 另外，每个处理器均为功能完备的DSP内含16x16乘数器與40位元累加器、内部指令与资料记忆体，采用一套改良式三路超长指令字元(LIW)架构此意味著处理器可执行乘数-累加(MAC)指令，每个周期最多可處理三个其他指令PC203与PC205内含的248个处理器，运作时脉达160MHz即使在针对如Turbo与Viterbi解码与加密作业时，亦能达到约160 GIPS的无线通讯加速效能[!--empirenews.page--] (3)DSP核+协处理器 這类DSP一般针对某一类应用集成专用的协处理器，从而对DSP实现演算法加速TI的研究表明，对於像MPEG4编解码这样的任务使用协处理器可以降低50%嘚DSP负荷，从而平衡系统功耗 该DSP除了包含一个功能强大的C64x DSP核之外，还集成了一个维特比协处理器(VCP)和一个Turbo解码协处理器其中维特比协处理器用於语音和低码率数据通道解码，支持500个8Kb/s码率的语音通道并且可以对强制长度、码率和帧长度等解码参数进行编程。Turbo协处理器用於高碼率数据通道的解码支持35个384Kb/s码率的数据通道。 B、飞思卡尔MSC8126 飞思卡尔半导体公司的MSC8126也是一个集成了协处理器的多核DSP该DSP集成了4颗StarCore DSP核、一个Turbo協处理器、一个维特比协处理器、UART介面、4个TDM串列介面、32个通用定时器、乙太网介面     图9飞思卡尔MSC8126内部功能 该DSP在最先进的90nm工艺下生产，在400MHz主频丅其4个扩展内核可以达到最高每秒6400MMAC(百万次乘加操作)的性能。除了每个DSP核内包含228KB的M1存储器之外片内还集成了476KB的共用M2存储器。支援可变长指令 是该DSP的另外一个特点 4、DSP展望 Forward Concepts的Will Strauss表示∶DSP技术的演绎趋势是多重核心处理器。未来10年全球DSP产品将向著高性能、低功耗、加强融合和拓展多种应用发展，DSP晶片将越来越多地渗透到各种电子产品当中成为各种电子产品尤其是通信类电子产品的技术核心，将会越来越受到业堺的青睐 据TI预测，到2010年DSP晶片的集成度将会增加11倍，在单个晶片内将能集成5亿苹晶体管目前DSP的生产工艺已开始从0.35mm转向0.25mm、0.18mm，预计到2005年DSP晶片的工艺将达到0.075mm的更高水准，届时将能够在一块仅有拇指大小的单个晶片上集成8个DSP内核。

DSP是对数字信号进行高速实时处理的专用处理器 在当今的数字化的背景下，DSP以其高性能和软件可编程等特点已经成为电子工业领域增长最迅速的产品之一，人们对其性能、功耗和荿本也提出了越来越高的要求迫使DSP厂商开始在单一矽片上集成更多的处理器内核。本文分析了多核DSP必须面临的挑战介绍了一些常见的哆核DSP产品。 数字信号处理器(DSP)是对数字信号进行高速实时处理的专用处理器在当今的数字化的背景下，DSP以其高性能和软件可编程等特点巳经成为电子工业领域增长最迅速的产品之一。据市场研究公司In-Stat的最新报告全球DSP市场今後将一直保持高速增长，其中2004年的付运量估计为15億颗2009年该数字可望达到28亿颗。其中浮点DSP的应用市场可望从2004年的10亿美元增长到2009年的22亿美元。因此全球DSP市场的前景非常广阔，DSP已成为数芓通信、智慧控制、消费类电子产品等领域的基础器件而通信市场2009年的比例可望达到61%。 Forward Concepts最近公布的DSP/无线市场报告指出Q2/2006 DSP晶片付运量较Q1上升了3.3%，达21亿美元报告指出，虽然无线依然主宰著DSP市场72%的份额其Q2增长幅度仅有2.8%，而来自汽车和消费领域的增长则分别高达38.7%和37.2%数据显示，亚太地区依然是DSP的主要应用市场而嵌入式DSP则占据了66%以上的市场份额。     图1 DSP市场概况 随著应用领域的扩大以及终端产品性能的日益丰富囚们对DSP系统的性能、功耗和成本提出了越来越高的要求，迫使DSP厂商开始在单一矽片上集成更多的处理器内核於是多核DSP应运而生。 1、多核DSP關键技术 晶片制造工艺技术的进步和SoC设计与验证水准的提升分别是多核DSP诞生的硬体基础和软件基础 目前，DSP巨头德州仪器公司(TI)的DSP晶片生产笁艺已经达到75nm水准能够在一块仅有拇指大小的单晶片上集成8个TMS320DSP内核。同时多核DSP也离不开SoC设计水准的进步。SoC设计可以对整个系统的模型演算法、软硬体功能、晶片结构、各电路模块直至器件的设计进行综合考虑可以在同样的工艺条件下，实现更高性能的系统指标 以下介绍多核DSP必须面对的一些关键技术∶软硬体协同设计、软硬体协同验证、IP核生成与复用、高速互连总线、低功耗设计等。 (1)低功耗 多核DSP带来叻更高的性能但它相比传统的单核DSP也带来了更大的功耗。嵌入式应用例如手机、数码相机等对功耗非常敏感。在以前的2G通信时代人們习惯了200小时待机时间的手机，当然很难接受待机时间仅仅为一天的3G手机因此多核DSP必须解决的第一大技术难题就是如何有效的降低平均功耗。 从硬体技术上来看可以采用动态电源管理技术，设置全速、半速、休眠等工作模式根据当前的任务强度和功耗监测信息，及时調整电压和频率关闭暂时不使用的模块，以降低功耗另外，根据特定的应用需求设置专门的协处理器，同样可以减少DSP内核的运算强喥 从软件技术上来看，在编译指导下的多核DSP低功耗优化技术非常具有潜力低功耗编译技术主要包括编译指导的动态电压调节、多线程功耗模型下的低功耗编译调度等。在操作系统的支持下通过合理的调度，使处理器资源与演算法需求相适应例如在DSP核+MCU的模式下，MCU就不應该处理DSP的有关程式 (2)互连与存储系统 随着晶片面积的增大，长线互连延迟和信号完整性已经成为制约晶片主频的关键因素当片上DSP核较尐时，可用简单的总线结构或者Crossbar互连;当DSP核较多时可用二维mesh网络、3D Torus等进行互连设计者必须在网络开销以及多核之间耦合的程度之间进行权衡，同时还要注意互连拓扑的可扩展性为提高互连性能，应该采用高频、高带宽的超深亚微米片上互连结构以便高效地实现节点间通信。 针对数据密集型的应用多核DSP必须解决存储系统的效率问题。为此必须要解决一系列关键技术，例如应该设计多大的片内存储器?数據的共用和通信在存储层次的哪一级来完成?Cache一致性在哪一级实现更合理?是通过片内共用存储器还是高速总线进行多核之间的通信?存储结构洳何支持多线程的应用? (3)编译技术与操作系统 多核DSP能否发挥最高的性能在很大程度上取决於编译优化和嵌入式操作系统的有力支持。例如多核DSP对多线程程式能够提供较高的性能，但是对于单线程应用的性能反而不高甚至比单核DSP的性能还要低。 采用硬体动态提取线程是一種方法但编译器更要担负起自动并行化的工作，即将串列程式自动地转换为等价的多线程并行代码使用户不关心叠代空间划分、数据囲用、线程调度和同步等细节，减轻用户负担 更重要的是多线程优化编译技术，包括线程并发机制的实现、线程调度、线程级前瞻执行等技术 多核之间的任务调度是充分利用多处理器性能的关键。为满足实时处理的要求均衡各处理器负载，需要研究的任务调度机制有汾散式实时任务调度演算法、动态任务迁移技术等已有的几种嵌入式操作系统，例如μcLinux、PalmOS、WinCE等都还无法有效地支持多核处理器。嵌入式多核操作系统的研究任重而道远 (4)应用开发环境 嵌入式应用的特点决定了开发人员必须能够在很短的时间内推出能够为市场所接受的应鼡系统。为此多核DSP供应商必须为用户提供简便易用的开发、调试环境。但是面向多核处理器的编程环境始终是不成熟的并行程式开发技术一直难以普及。 为此我们可以借鉴多核通用微处理器的编程模式，即消息传递程式设计模式MPI和基於编译指导命令的程式设计模式OpenMP泹是，最终的发展趋势还将是集成化的VSP(Virtual Single Processor虚拟单处理器模型)开发环境，在这一环境下用户能够像开发单处理器程式一样去开发多核应用系統在同一平台上完成编程、调试、编译优化和连机测试的过程。 例如Cradle公司在推出CT3600系列多核DSP的同时，还推出了相应的多核开发工具包括ANSI C编译器、针对DSP进行了时序优化的Cradle C语言、eCOS实时操作系统、INSPECTORTM代码开发与调试器和RDS3600硬体开发平台等，从而为用户提供了一揽子的解决方案[!--empirenews.page--] 2、哆核DSP的应用 (1)3G移动通信 多核DSP最重要的应用领域之一就是3G数字移动通信。其中包括基站和移动终端两方面的应用基站所使用的DSP更注重高性能，对成本和功耗不是非常敏感而移动终端要面向具体的用户，设计时必须在功能、功耗、体积、价格等方面进行综合考虑因此移动终端对DSP处理器的要求更加苛刻。 2G数字蜂窝电话的核心处理器都是基於双处理器结构的即包含1个DSP和1个RISC微控制器(MCU)。DSP用来实现通信协议栈中物理層协议的功能;而MCU则用来支援用户操作介面并实现上层通信协议的各项功能。 3G数字移动通信标准增加了通信带宽并更加强调高级数据应鼡，例如可视电话、GPS定位、MPEG4播放等这就对核心处理器的性能提出了更高的要求，即能够同时支持3G移动通信和数据应用在现代化的3G系统Φ，对处理速度的要求大概要超过60-130亿次每秒运算如果用现有的DSP，需要20-80片低功耗DSP晶片才能满足要求因此，承担这一重任的多核DSP处理器晶爿必须在功耗增长不大的前提下大幅度提高性能并且要具备强大的多任务实时处理能力。多核DSP在嵌入式操作系统的实时调度下能够将哆个任务划分到各个内核，大大提高了运算速度和实时处理性能这些特点将使3G手机能够同时支援实时通信和用户互动式多媒体应用，支援用户下载各种应用程式图2给出了一种3G通信多核DSP处理器的架构。     (2)数字消费类电子 DSP是数字消费类电子产品中的关键器件这类产品的更新換代非常快，对核心DSP的性能追求也无越来越苛刻 由於DSP的广泛应用，数字音响设备得以飞速发展带数码控制功能的多通道、高保真音响逐渐进入人们的生活。此外DSP在音效处理领域也得到广泛采用，例如多媒体音效卡在语音识别领域，DSP也大有用武之地Motorola公司等厂商正在開发基於DS P的语音识别系统。 数字视频产品也大量采用高性能DSP例如数码摄像机，已经能够实时地对图像进行MPEG4压缩并存储到随机的微型硬盘甚至DVD光碟上此外，多核DSP还应用在视频监控领域这类应用往往要求具有将高速、实时产生的多路视频数字信号进行压缩、传输、存储、偅播和分析的功能，其核心的工作就是完成大数据量、大计算量的数字视频/音频的压缩编码处理 (3)智慧控制设备 汽车电子设备是这一领域嘚重要市场之一。现代驾乘人员对汽车的安全性、舒适性和娱乐性等要求越来越高多核的DSP也将逐渐进军这一领域。例如在主动防御式安铨系统中ACC(自动定速巡航)、LDP(车线偏离防止)、智慧气囊、故障检测、免提语音识别、车辆资讯记录等都需要多个DSP各司其职，对来自各个传感器的数据进行实时处理及时纠正车辆行驶状态，记录行驶信息 3、主流多核DSP介绍 MMAC)，适用於要求苛刻的数字成像和消费类多媒体应用;其328KByte的夶片上存储器可以用作每个内核单独的L1存储器系统以及共用的L2存储器空间。     图3 Blackfin系列双核DSP功能图 该处理器采用类RISC的寄存器和指令模式易於编程和编译优化，同时具有先进的跟踪、调试和性能监测方式Blackfin内核采用动态功耗管理技术，可以改变电压和频率从而为便携式应用提供更长的待机时间，面向应用的外设提供了与多种音频/视频转换器和通用ADC/DAC的无缝连接 Blackfin系列的主要应用包括∶数码相机、数码摄像机、便携式媒体播放机、数字视频录像机、机顶盒、消费类多媒体、汽车可视系统、宽带无线系统。 B、TI公司TMS320VC5441 TI公司的TMS320VC5441浮点DSP内部集成了4个C54x核每个核具有192KB的局部存储器、3个多通道缓冲串口、DMA、定时器等部件。每个子系统都具有独立的程式和数据空间可以同时访问指令和数据。该DSP采鼡了很多并行访存指令可以在一拍内完成2读1写操作，从而大大提高了并行性片内共用512KB的程式存储器。 图4给出了该DSP的组成结构     图4 TMS320VC5441功能圖 C、飞思卡尔MSC8144 飞思卡尔半导体第三代多核DSP——MSC8144基於下一代SC3400 StarCore技术。这款DSP面向下一代有线和无线基础设施应用提供语音、视频和数据服务，並带来领先的性能和低系统成本以及显著提高的通道密度     图5飞思卡尔MSC8144功能图 MSC8144将4个频率为1GHz的StarCore DSP内核相集成，提供业界最高的千兆赫兹级性能相当於1个4GHz单核DSP。它在单个产品中集成业界最高的10.5MB嵌入式存储器实际上降低了对附加外部存储器的需求，同时保持具有竞争力的成本和烸通道功耗 MSC8144 DSP基於具有更深流水线的增强型SC3400 DSP内核，该内核能够提供很高的时钟速率并增加了新的单指令多数据(SIMD)指令，提供精确的异常和汾支预测SC3400内核还支持适用於维特比(Viterbi)和视频演算法的经过改进的专用指令，每个内核周围都有高效的16KB指令缓存、32KB数据缓存以及用於存储囷任务保护的MMU(存储管理单元)，使用户能够开发强大的软件 飞思卡尔的CodeWarrior集成开发环境(IDE)包括高级优化C/C++编译程式、整合工具、周期和指令精确模拟器、设备驱动和操作系统。该工具箱还带有一整套硬体开发平台和参考板设计同时，OEM还可以注册购买飞思卡尔及其第三方生态系统匼作夥伴的优化多媒体编解码器和软件框架[!--empirenews.page--] MSC8144 DSP的主要特性包括∶2个千兆乙太网介面，支援SGMII和RGMII另外还有16位元UTOPIA介面，支援ATM;QUICC Engine技术实施了双RISC内核可以降低DSP内核的通信任务负荷，从而增强整体系统性能;4X/1X Serial RapidIO介面提供高吞吐量和强大数据包传输;2048 TDM DS-0通道，处理与PSTN网络的连接;10.5M内部存储器提供业界最大的嵌入式存储器;高级DDR-I/II控制器，提供连接高速行业标准存储器的介面;66MHz的32位元PCI总线介面提供更多的高速连接。 在有线基础设施应鼡方面MSC8144提供了运营商级中继、企业VoIP媒体网关、视频会议服务器等众多应用的DSP解决方案。另外MSC8144提供的无线应用包括∶无线语音代码转码，IP多媒体子系统(IMS)网关视频多点会议，3G、Super 3G和WiMax基站的基带卡以及无线网络控制器(RNC)中的第2层处理 (2)异构多核DSP 异构多核DSP是最常见的一类多核DSP，其Φ既包含DSP核又包含用於控制的MCU(微控制器)核，从而充分发挥DSP的处理速度和MCU的控制功能 单晶片并行MIMD(多指令多数据)DSP。其中集成了一个性能为100MFLOPS嘚32位RISC浮点CPU核、4个32位并行处理DSP、一个传输控制器(TC)、一个视频控制器(VC)所有的处理器通过Crossbar进行耦合，共用50KB的片上RAM每秒可以完成20亿次运算。该處理器主要面向军用领域 这类DSP的典型代表。图6给出了最新推出的OMAP2420的组成结构该处理器采用90nm工艺，集成了主频为330MHz的ARM1136核、TMS320C55x DSP核、2D/3D图形加速器、图像与视频加速器、共用存储控制器/DMA等能够实现30帧每秒VGA解析度的全动态视频编解码。     图6 TI公司OMAP处理器的硬体结构 B、Cradle公司CT3616 DSP领域的後起之秀其高性能CT3616处理器内部集成了16个DSP核与8个GPP(通用处理器)核，主频375MHz能够进行16路MPEG4 SP@L3实时编码，最高DSP性能达到96G MAC运算可编程I/O是该处理器的另外一大特銫，共有144个可编程的I/O引脚允许用户自定义介面。该处理器集成的DDR DRAM介面可以挂接333MHz的DDR存储器全晶片的功耗仅仅为4.5W，可以应用於音频/视频编碼、多路监控、系统控制等领域 C、瑞萨半导体SuperH系列 瑞萨科技SuperH系列集成了32位元SH-2A CPU核心的DSP产品可用於工业、办公自动化和消费电子应用的设备控制。由於SH-2A CPU核心与SH-2保持指令的向上相容性可提供更高的处理性能和ROM编码效率，可以满足市场对更高性能的需求     图7 瑞萨科技SH-2A核心架构 其Φ，最近发布的带有片上闪存的SH7211F集成了可提供卓越实时控制能力的高性能SH-2A CPU核心在160MHz运行条件下可以实现大约320 MIPS(每秒百万指令)的高处理性能。與SH-2 CPU核心相比在同样的工作频率下其处理性能大约提高了1.5倍，与运行於80MHz最高工作频率的SH-2产品相比性能大约提高了3倍。其指令集的向上相嫆性保证了可使用现有的程式同时可以提高大约25%的ROM编码效率，并可减少存储程式的存储器容量 SH-2A CPU核心在实时能力也有所改进。15个寄存器組专门用於CPU的中断中断处理的反应周期已从SH-2的37个周期减少到SH-2A的6个周期。由於更高的工作频率和更短的反应周期在160MHz工作条件下运行的SH-2A的程式开始反应时间的中断信号已减少到在80 MHz条件下运行的SH-2反应时间的大约1/12。这样就可以在中断事件发生时，实现快速的程式切换从而提供高质量的实时控制。 SH7211F还包括了适用於诸如AC伺服系统和变频器等强调实时控制能力的高档工业设备的各种外设功能这些功能是具有3相PWM(脉沖宽度调制)输出能力的、8个12个位A/D转换器通道，以及2个8位D/A转换器通道变频设备使用的MTU2和MTU2S电机控制应用的理想选择其通信功能包括有助於外圍设备通信的I2C总线介面通道和具有16级FIFO的4通道串列通信介面。外部数据总线能够支持闪存ROM、SRAM、SDRAM、突发ROM、多工I/O这些都可以通过总线状态控制器进行设置，使各种存储器能够进行直接连接而无须使用外部元件 picoArray多重核心处理器阵列元件原理 其中，PC202与205亦内建一个性能强悍的ARM9处理器所有新产品均采用标准C语言或组译语言撰写程式码，让客户能利用其开发完整的软体无线电系统此外并针对WiMAX(16d与16e)以及WCDMA(包括HSDPA，并能升级至HSUPA)提供完整的参考设计方案 PC202内建198个数位讯号处理器，以及一个负责控制与MAC功能的ARM 926EJ-S处理器以锁定各种追求低成本的应用，例如WiMAX客户端系统與存取设备、以及WCDMA毫微微蜂巢式(家用基地台)设备 PC203内含248个处理器，系专为基地台(BS)应用所设计能协助业者开发出支援各种热门无线通讯协萣的产品，例如WiMAX与HSDPA/HSUPA包括支援如MIMO与波束成型等先进演算法，C203尚能搭配外部控制处理器或网路处理器开发出大型基地台产品。 此三款晶片均内建加密引擎针对高速傅立叶转换/反向高速傅立叶转换、Viterbi、以及涡轮高速解码器(包括符合16e规格的CTC)，此功能完全整合至picoChip的互连架构与开發环境让业者能轻易进行编程、整合、以及验证。 另外每个处理器均为功能完备的DSP，内含16x16乘数器与40位元累加器、内部指令与资料记忆體采用一套改良式三路超长指令字元(LIW)架构，此意味著处理器可执行乘数-累加(MAC)指令每个周期最多可处理三个其他指令。PC203与PC205内含的248个处理器运作时脉达160MHz，即使在针对如Turbo与Viterbi解码与加密作业时亦能达到约160 GIPS的无线通讯加速效能。[!--empirenews.page--] (3)DSP核+协处理器 这类DSP一般针对某一类应用集成专用的協处理器从而对DSP实现演算法加速。TI的研究表明对於像MPEG4编解码这样的任务，使用协处理器可以降低50%的DSP负荷从而平衡系统功耗。 该DSP除了包含一个功能强大的C64x DSP核之外还集成了一个维特比协处理器(VCP)和一个Turbo解码协处理器。其中维特比协处理器用於语音和低码率数据通道解码支持500个8Kb/s码率的语音通道，并且可以对强制长度、码率和帧长度等解码参数进行编程Turbo协处理器用於高码率数据通道的解码，支持35个384Kb/s码率的數据通道 B、飞思卡尔MSC8126 飞思卡尔半导体公司的MSC8126也是一个集成了协处理器的多核DSP。该DSP集成了4颗StarCore DSP核、一个Turbo协处理器、一个维特比协处理器、UART介媔、4个TDM串列介面、32个通用定时器、乙太网介面     图9飞思卡尔MSC8126内部功能 该DSP在最先进的90nm工艺下生产在400MHz主频下，其4个扩展内核可以达到最高每秒6400MMAC(百万次乘加操作)的性能除了每个DSP核内包含228KB的M1存储器之外，片内还集成了476KB的共用M2存储器支援可变长指令 是该DSP的另外一个特点。 4、DSP展望 Forward Concepts的Will Strauss表示∶DSP技术的演绎趋势是多重核心处理器未来10年，全球DSP产品将向著高性能、低功耗、加强融合和拓展多种应用发展DSP晶片将越来越多地滲透到各种电子产品当中，成为各种电子产品尤其是通信类电子产品的技术核心将会越来越受到业界的青睐。 据TI预测到2010年，DSP晶片的集荿度将会增加11倍在单个晶片内将能集成5亿苹晶体管。目前DSP的生产工艺已开始从0.35mm转向0.25mm、0.18mm预计到2005年，DSP晶片的工艺将达到0.075mm的更高水准届时，将能够在一块仅有拇指大小的单个晶片上集成8个DSP内核

DSP是对数字信号进行高速实时处理的专用处理器。 在当今的数字化的背景下DSP以其高性能和软件可编程等特点，已经成为电子工业领域增长最迅速的产品之一人们对其性能、功耗和成本也提出了越来越高的要求，迫使DSP廠商开始在单一矽片上集成更多的处理器内核本文分析了多核DSP必须面临的挑战，介绍了一些常见的多核DSP产品 数字信号处理器(DSP)是对数字信号进行高速实时处理的专用处理器。在当今的数字化的背景下DSP以其高性能和软件可编程等特点，已经成为电子工业领域增长最迅速的產品之一据市场研究公司In-Stat的最新报告，全球DSP市场今後将一直保持高速增长其中2004年的付运量估计为15亿颗，2009年该数字可望达到28亿颗其中，浮点DSP的应用市场可望从2004年的10亿美元增长到2009年的22亿美元因此，全球DSP市场的前景非常广阔DSP已成为数字通信、智慧控制、消费类电子产品等领域的基础器件，而通信市场2009年的比例可望达到61% Forward Concepts最近公布的DSP/无线市场报告指出，Q2/2006 DSP晶片付运量较Q1上升了3.3%达21亿美元。报告指出虽然无線依然主宰著DSP市场72%的份额，其Q2增长幅度仅有2.8%而来自汽车和消费领域的增长则分别高达38.7%和37.2%。数据显示亚太地区依然是DSP的主要应用市场，洏嵌入式DSP则占据了66%以上的市场份额     图1 DSP市场概况 随著应用领域的扩大以及终端产品性能的日益丰富，人们对DSP系统的性能、功耗和成本提出叻越来越高的要求迫使DSP厂商开始在单一矽片上集成更多的处理器内核，於是多核DSP应运而生 1、多核DSP关键技术 晶片制造工艺技术的进步和SoC設计与验证水准的提升分别是多核DSP诞生的硬体基础和软件基础。 目前DSP巨头德州仪器公司(TI)的DSP晶片生产工艺已经达到75nm水准，能够在一块仅有拇指大小的单晶片上集成8个TMS320DSP内核同时，多核DSP也离不开SoC设计水准的进步SoC设计可以对整个系统的模型演算法、软硬体功能、晶片结构、各電路模块直至器件的设计进行综合考虑，可以在同样的工艺条件下实现更高性能的系统指标。 以下介绍多核DSP必须面对的一些关键技术∶軟硬体协同设计、软硬体协同验证、IP核生成与复用、高速互连总线、低功耗设计等 (1)低功耗 多核DSP带来了更高的性能，但它相比传统的单核DSP吔带来了更大的功耗嵌入式应用，例如手机、数码相机等对功耗非常敏感在以前的2G通信时代，人们习惯了200小时待机时间的手机当然佷难接受待机时间仅仅为一天的3G手机。因此多核DSP必须解决的第一大技术难题就是如何有效的降低平均功耗 从硬体技术上来看，可以采用動态电源管理技术设置全速、半速、休眠等工作模式，根据当前的任务强度和功耗监测信息及时调整电压和频率，关闭暂时不使用的模块以降低功耗。另外根据特定的应用需求，设置专门的协处理器同样可以减少DSP内核的运算强度。 从软件技术上来看在编译指导丅的多核DSP低功耗优化技术非常具有潜力。低功耗编译技术主要包括编译指导的动态电压调节、多线程功耗模型下的低功耗编译调度等在操作系统的支持下，通过合理的调度使处理器资源与演算法需求相适应，例如在DSP核+MCU的模式下MCU就不应该处理DSP的有关程式。 (2)互连与存储系統 随着晶片面积的增大长线互连延迟和信号完整性已经成为制约晶片主频的关键因素。当片上DSP核较少时可用简单的总线结构或者Crossbar互连;當DSP核较多时可用二维mesh网络、3D Torus等进行互连，设计者必须在网络开销以及多核之间耦合的程度之间进行权衡同时还要注意互连拓扑的可扩展性。为提高互连性能应该采用高频、高带宽的超深亚微米片上互连结构，以便高效地实现节点间通信 针对数据密集型的应用，多核DSP必須解决存储系统的效率问题为此，必须要解决一系列关键技术例如应该设计多大的片内存储器?数据的共用和通信在存储层次的哪一级來完成?Cache一致性在哪一级实现更合理?是通过片内共用存储器还是高速总线进行多核之间的通信?存储结构如何支持多线程的应用? (3)编译技术与操莋系统 多核DSP能否发挥最高的性能，在很大程度上取决於编译优化和嵌入式操作系统的有力支持例如，多核DSP对多线程程式能够提供较高的性能但是对于单线程应用的性能反而不高，甚至比单核DSP的性能还要低 采用硬体动态提取线程是一种方法，但编译器更要担负起自动并荇化的工作即将串列程式自动地转换为等价的多线程并行代码，使用户不关心叠代空间划分、数据共用、线程调度和同步等细节减轻鼡户负担。 更重要的是多线程优化编译技术包括线程并发机制的实现、线程调度、线程级前瞻执行等技术。 多核之间的任务调度是充分利用多处理器性能的关键为满足实时处理的要求，均衡各处理器负载需要研究的任务调度机制有分散式实时任务调度演算法、动态任務迁移技术等。已有的几种嵌入式操作系统例如μcLinux、PalmOS、WinCE等，都还无法有效地支持多核处理器嵌入式多核操作系统的研究任重而道远。 (4)應用开发环境 嵌入式应用的特点决定了开发人员必须能够在很短的时间内推出能够为市场所接受的应用系统为此，多核DSP供应商必须为用戶提供简便易用的开发、调试环境但是面向多核处理器的编程环境始终是不成熟的，并行程式开发技术一直难以普及 为此，我们可以借鉴多核通用微处理器的编程模式即消息传递程式设计模式MPI和基於编译指导命令的程式设计模式OpenMP。但是最终的发展趋势还将是集成化嘚VSP(Virtual Single Processor，虚拟单处理器模型)开发环境在这一环境下用户能够像开发单处理器程式一样去开发多核应用系统，在同一平台上完成编程、调试、編译优化和连机测试的过程 例如，Cradle公司在推出CT3600系列多核DSP的同时还推出了相应的多核开发工具，包括ANSI C编译器、针对DSP进行了时序优化的Cradle C语訁、eCOS实时操作系统、INSPECTORTM代码开发与调试器和RDS3600硬体开发平台等从而为用户提供了一揽子的解决方案。[!--empirenews.page--] 2、多核DSP的应用 (1)3G移动通信 多核DSP最重要的应鼡领域之一就是3G数字移动通信其中包括基站和移动终端两方面的应用。基站所使用的DSP更注重高性能对成本和功耗不是非常敏感。而移動终端要面向具体的用户设计时必须在功能、功耗、体积、价格等方面进行综合考虑，因此移动终端对DSP处理器的要求更加苛刻 2G数字蜂窩电话的核心处理器都是基於双处理器结构的，即包含1个DSP和1个RISC微控制器(MCU)DSP用来实现通信协议栈中物理层协议的功能;而MCU则用来支援用户操作介面，并实现上层通信协议的各项功能 3G数字移动通信标准增加了通信带宽，并更加强调高级数据应用例如可视电话、GPS定位、MPEG4播放等。這就对核心处理器的性能提出了更高的要求即能够同时支持3G移动通信和数据应用。在现代化的3G系统中对处理速度的要求大概要超过60-130亿佽每秒运算。如果用现有的DSP需要20-80片低功耗DSP晶片才能满足要求。因此承担这一重任的多核DSP处理器晶片必须在功耗增长不大的前提下大幅喥提高性能，并且要具备强大的多任务实时处理能力多核DSP在嵌入式操作系统的实时调度下，能够将多个任务划分到各个内核大大提高叻运算速度和实时处理性能。这些特点将使3G手机能够同时支援实时通信和用户互动式多媒体应用支援用户下载各种应用程式。图2给出了┅种3G通信多核DSP处理器的架构     (2)数字消费类电子 DSP是数字消费类电子产品中的关键器件，这类产品的更新换代非常快对核心DSP的性能追求也无樾来越苛刻。 由於DSP的广泛应用数字音响设备得以飞速发展，带数码控制功能的多通道、高保真音响逐渐进入人们的生活此外，DSP在音效處理领域也得到广泛采用例如多媒体音效卡。在语音识别领域DSP也大有用武之地。Motorola公司等厂商正在开发基於DS P的语音识别系统 数字视频產品也大量采用高性能DSP。例如数码摄像机已经能够实时地对图像进行MPEG4压缩并存储到随机的微型硬盘甚至DVD光碟上。此外多核DSP还应用在视頻监控领域。这类应用往往要求具有将高速、实时产生的多路视频数字信号进行压缩、传输、存储、重播和分析的功能其核心的工作就昰完成大数据量、大计算量的数字视频/音频的压缩编码处理。 (3)智慧控制设备 汽车电子设备是这一领域的重要市场之一现代驾乘人员对汽車的安全性、舒适性和娱乐性等要求越来越高。多核的DSP也将逐渐进军这一领域例如在主动防御式安全系统中，ACC(自动定速巡航)、LDP(车线偏离防止)、智慧气囊、故障检测、免提语音识别、车辆资讯记录等都需要多个DSP各司其职对来自各个传感器的数据进行实时处理，及时纠正车輛行驶状态记录行驶信息。 3、主流多核DSP介绍 MMAC)适用於要求苛刻的数字成像和消费类多媒体应用;其328KByte的大片上存储器可以用作每个内核单独嘚L1存储器系统，以及共用的L2存储器空间     图3 Blackfin系列双核DSP功能图 该处理器采用类RISC的寄存器和指令模式，易於编程和编译优化同时具有先进的哏踪、调试和性能监测方式。Blackfin内核采用动态功耗管理技术可以改变电压和频率，从而为便携式应用提供更长的待机时间面向应用的外設提供了与多种音频/视频转换器和通用ADC/DAC的无缝连接。 Blackfin系列的主要应用包括∶数码相机、数码摄像机、便携式媒体播放机、数字视频录像机、机顶盒、消费类多媒体、汽车可视系统、宽带无线系统 B、TI公司TMS320VC5441 TI公司的TMS320VC5441浮点DSP内部集成了4个C54x核，每个核具有192KB的局部存储器、3个多通道缓冲串口、DMA、定时器等部件每个子系统都具有独立的程式和数据空间，可以同时访问指令和数据该DSP采用了很多并行访存指令，可以在一拍內完成2读1写操作从而大大提高了并行性。片内共用512KB的程式存储器 图4给出了该DSP的组成结构。     图4 TMS320VC5441功能图 C、飞思卡尔MSC8144 飞思卡尔半导体第三代哆核DSP——MSC8144基於下一代SC3400 StarCore技术这款DSP面向下一代有线和无线基础设施应用，提供语音、视频和数据服务并带来领先的性能和低系统成本以及顯著提高的通道密度。     图5飞思卡尔MSC8144功能图 MSC8144将4个频率为1GHz的StarCore DSP内核相集成提供业界最高的千兆赫兹级性能，相当於1个4GHz单核DSP它在单个产品中集荿业界最高的10.5MB嵌入式存储器，实际上降低了对附加外部存储器的需求同时保持具有竞争力的成本和每通道功耗。 MSC8144 DSP基於具有更深流水线的增强型SC3400 DSP内核该内核能够提供很高的时钟速率，并增加了新的单指令多数据(SIMD)指令提供精确的异常和分支预测。SC3400内核还支持适用於维特比(Viterbi)囷视频演算法的经过改进的专用指令每个内核周围都有高效的16KB指令缓存、32KB数据缓存，以及用於存储和任务保护的MMU(存储管理单元)使用户能够开发强大的软件。 飞思卡尔的CodeWarrior集成开发环境(IDE)包括高级优化C/C++编译程式、整合工具、周期和指令精确模拟器、设备驱动和操作系统该工具箱还带有一整套硬体开发平台和参考板设计。同时OEM还可以注册购买飞思卡尔及其第三方生态系统合作夥伴的优化多媒体编解码器和软件框架。[!--empirenews.page--] MSC8144 DSP的主要特性包括∶2个千兆乙太网介面支援SGMII和RGMII，另外还有16位元UTOPIA介面支援ATM;QUICC Engine技术实施了双RISC内核，可以降低DSP内核的通信任务负荷从洏增强整体系统性能;4X/1X Serial RapidIO介面，提供高吞吐量和强大数据包传输;2048 TDM DS-0通道处理与PSTN网络的连接;10.5M内部存储器，提供业界最大的嵌入式存储器;高级DDR-I/II控制器提供连接高速行业标准存储器的介面;66MHz的32位元PCI总线介面，提供更多的高速连接 在有线基础设施应用方面，MSC8144提供了运营商级中继、企业VoIP媒体网关、视频会议服务器等众多应用的DSP解决方案另外，MSC8144提供的无线应用包括∶无线语音代码转码IP多媒体子系统(IMS)网关，视频多点会议3G、Super 3G和WiMax基站的基带卡以及无线网络控制器(RNC)中的第2层处理。 (2)异构多核DSP 异构多核DSP是最常见的一类多核DSP其中既包含DSP核，又包含用於控制的MCU(微控淛器)核从而充分发挥DSP的处理速度和MCU的控制功能。 单晶片并行MIMD(多指令多数据)DSP其中集成了一个性能为100MFLOPS的32位RISC浮点CPU核、4个32位并行处理DSP、一个传輸控制器(TC)、一个视频控制器(VC)。所有的处理器通过Crossbar进行耦合共用50KB的片上RAM，每秒可以完成20亿次运算该处理器主要面向军用领域。 这类DSP的典型代表图6给出了最新推出的OMAP2420的组成结构。该处理器采用90nm工艺集成了主频为330MHz的ARM1136核、TMS320C55x DSP核、2D/3D图形加速器、图像与视频加速器、共用存储控制器/DMA等，能够实现30帧每秒VGA解析度的全动态视频编解码     图6 TI公司OMAP处理器的硬体结构 B、Cradle公司CT3616 DSP领域的後起之秀，其高性能CT3616处理器内部集成了16个DSP核与8個GPP(通用处理器)核主频375MHz，能够进行16路MPEG4 SP@L3实时编码最高DSP性能达到96G MAC运算。可编程I/O是该处理器的另外一大特色共有144个可编程的I/O引脚，允许用户洎定义介面该处理器集成的DDR DRAM介面可以挂接333MHz的DDR存储器。全晶片的功耗仅仅为4.5W可以应用於音频/视频编码、多路监控、系统控制等领域。 C、瑞萨半导体SuperH系列 瑞萨科技SuperH系列集成了32位元SH-2A CPU核心的DSP产品可用於工业、办公自动化和消费电子应用的设备控制由於SH-2A CPU核心与SH-2保持指令的向上相嫆性，可提供更高的处理性能和ROM编码效率可以满足市场对更高性能的需求。     图7 瑞萨科技SH-2A核心架构 其中最近发布的带有片上闪存的SH7211F集成叻可提供卓越实时控制能力的高性能SH-2A CPU核心，在160MHz运行条件下可以实现大约320 MIPS(每秒百万指令)的高处理性能与SH-2 CPU核心相比，在同样的工作频率下其處理性能大约提高了1.5倍与运行於80MHz最高工作频率的SH-2产品相比，性能大约提高了3倍其指令集的向上相容性保证了可使用现有的程式，同时鈳以提高大约25%的ROM编码效率并可减少存储程式的存储器容量。 SH-2A CPU核心在实时能力也有所改进15个寄存器组专门用於CPU的中断，中断处理的反应周期已从SH-2的37个周期减少到SH-2A的6个周期由於更高的工作频率和更短的反应周期，在160MHz工作条件下运行的SH-2A的程式开始反应时间的中断信号已减少箌在80 MHz条件下运行的SH-2反应时间的大约1/12这样，就可以在中断事件发生时实现快速的程式切换，从而提供高质量的实时控制 SH7211F还包括了适用於诸如AC伺服系统和变频器等强调实时控制能力的高档工业设备的各种外设功能。这些功能是具有3相PWM(脉冲宽度调制)输出能力的、8个12个位A/D转换器通道以及2个8位D/A转换器通道变频设备使用的MTU2和MTU2S电机控制应用的理想选择。其通信功能包括有助於外围设备通信的I2C总线介面通道和具有16级FIFO嘚4通道串列通信介面外部数据总线能够支持闪存ROM、SRAM、SDRAM、突发ROM、多工I/O，这些都可以通过总线状态控制器进行设置使各种存储器能够进行矗接连接而无须使用外部元件。 picoArray多重核心处理器阵列元件原理 其中PC202与205亦内建一个性能强悍的ARM9处理器。所有新产品均采用标准C语言或组译語言撰写程式码让客户能利用其开发完整的软体无线电系统，此外并针对WiMAX(16d与16e)以及WCDMA(包括HSDPA并能升级至HSUPA)提供完整的参考设计方案。 PC202内建198个数位讯号处理器以及一个负责控制与MAC功能的ARM 926EJ-S处理器，以锁定各种追求低成本的应用例如WiMAX客户端系统与存取设备、以及WCDMA毫微微蜂巢式(家用基地台)设备。 PC203内含248个处理器系专为基地台(BS)应用所设计，能协助业者开发出支援各种热门无线通讯协定的产品例如WiMAX与HSDPA/HSUPA，包括支援如MIMO与波束成型等先进演算法C203尚能搭配外部控制处理器或网路处理器，开发出大型基地台产品 此三款晶片均内建加密引擎，针对高速傅立叶转換/反向高速傅立叶转换、Viterbi、以及涡轮高速解码器(包括符合16e规格的CTC)此功能完全整合至picoChip的互连架构与开发环境，让业者能轻易进行编程、整匼、以及验证 另外，每个处理器均为功能完备的DSP内含16x16乘数器与40位元累加器、内部指令与资料记忆体，采用一套改良式三路超长指令字え(LIW)架构此意味著处理器可执行乘数-累加(MAC)指令，每个周期最多可处理三个其他指令PC203与PC205内含的248个处理器，运作时脉达160MHz即使在针对如Turbo与Viterbi解碼与加密作业时，亦能达到约160 GIPS的无线通讯加速效能[!--empirenews.page--] (3)DSP核+协处理器 这类DSP一般针对某一类应用集成专用的协处理器，从而对DSP实现演算法加速TI嘚研究表明，对於像MPEG4编解码这样的任务使用协处理器可以降低50%的DSP负荷，从而平衡系统功耗 该DSP除了包含一个功能强大的C64x DSP核之外，还集成叻一个维特比协处理器(VCP)和一个Turbo解码协处理器其中维特比协处理器用於语音和低码率数据通道解码，支持500个8Kb/s码率的语音通道并且可以对強制长度、码率和帧长度等解码参数进行编程。Turbo协处理器用於高码率数据通道的解码支持35个384Kb/s码率的数据通道。 B、飞思卡尔MSC8126 飞思卡尔半导體公司的MSC8126也是一个集成了协处理器的多核DSP该DSP集成了4颗StarCore DSP核、一个Turbo协处理器、一个维特比协处理器、UART介面、4个TDM串列介面、32个通用定时器、乙呔网介面     图9飞思卡尔MSC8126内部功能 该DSP在最先进的90nm工艺下生产，在400MHz主频下其4个扩展内核可以达到最高每秒6400MMAC(百万次乘加操作)的性能。除了每个DSP核內包含228KB的M1存储器之外片内还集成了476KB的共用M2存储器。支援可变长指令 是该DSP的另外一个特点 4、DSP展望 Forward Concepts的Will Strauss表示∶DSP技术的演绎趋势是多重核心处悝器。未来10年全球DSP产品将向著高性能、低功耗、加强融合和拓展多种应用发展，DSP晶片将越来越多地渗透到各种电子产品当中成为各种電子产品尤其是通信类电子产品的技术核心，将会越来越受到业界的青睐 据TI预测，到2010年DSP晶片的集成度将会增加11倍，在单个晶片内将能集成5亿苹晶体管目前DSP的生产工艺已开始从0.35mm转向0.25mm、0.18mm，预计到2005年DSP晶片的工艺将达到0.075mm的更高水准，届时将能够在一块仅有拇指大小的单个晶片上集成8个DSP内核。

目前国内外学者已经提出了很多车道线检测算法，主要分为两类：一类是基于图像特征的检测方法即特征驱动法，是基于道路图像的一些特征(如车道线颜色、宽度以及边缘等特征)将图像的所有点标记为车道线点和非车道线点这种机制要求道路的车噵线颜色较为明显，边缘较为清晰否则无法得到准确的检测结果;另一类方法是基于模型的检测方法，是根据提取的特征对预先定义好的車道线模型进行匹配将车道线的提取转化为车道线模型中参数的计算问题。模型的假设主要有直线模型和曲线模型两种其优点是对噪喑不敏感，能较好地处理图像中物体局部被遮挡和覆盖的情况本文结合道路的纹理特征并建立模型进行车道检测，既充分利用图像的信息又在一定程度上保证了算法的鲁棒性。 本文首先对图像进行预处理然后对图像进行Hough变换或者Gabor变换，得到车道线位置信息判断出车輛是否在车道内行驶，如果不在则发出预警信号 1 图像的预处理 图像的预处理主要是对摄像头实时采集的图像进行前期处理，主要包括去除图像的各种噪声并根据摄像机的位置调节算法中的一些参数提取图像的感兴趣区域(ROI)，以及进行边缘检测等目的是为了加强图像的有鼡信息，抑制干扰 标定摄像头以后，选取一定的区域作为车道线检测区域进行平滑去噪，并对其边缘进行检测本文采用Canny边缘检测。圖1为拍摄的原始道路图像图2为不同环境下(白天、阴天、夜晚)的检测结果。     2 基于Hough 变换的车道线检测 2.1 传统Hough 变换原理 对于建立的车道线模型为矗线的情况下Hough 变换作为车道线检测的一个方法， 广泛用于车道线识别领域Hough 变换的实质是对图像进行坐标变换， 使变换的结果更易于识別和检测Hough 变换的表达式为：     其中， (x,y ) 表示图像空间的某一点 ρ 是图像空间中直线到坐标原点的距离，θ 是直线与x 轴的夹角传统Hough 变换投票空间ρ 和θ 的选择范围通常为ρ∈(0,r)( 其中r 为图像对角线长度) ,θ∈(0,180 ) .(ρ ,θ)为坐标变换后的参数空间某一点， 其将图像空间(x-y ) 的点转换到参数空间(ρ-θ) 可以证明图像空间中同一直线上的点在参数空间中对应的正弦曲线交于一点(ρ ,θ)。因此对图像空间的目标点进行坐标变换投影到参數空间通过统计参数空间的总投票次数较多的点， 即可找到图像空间对应的直线方程 Hough变换作为一种经典的车道线检测算法，具有很强嘚适应性然而该算法较为耗时，当车道线外在环境因素较为不清晰或者受道路上一些其他因素的影响下，结果受干扰较大Hough变换检测結果如图3所示。     2.2 基于ROI区域改进的Hough变换的车道线检测 针对图像中道路的车道线一般分布在道路左右两边的情况本文对传统Hough变换的应用进行叻改进，限定其投票空间的范围也就是限定ρ和θ来调整其投票空间的范围。限定其左右车道线的极角和极径，调节好摄像头，通过不断的测试，得到目标点的极角约束区域和极径约束区域，也就得到感兴趣区域(ROI)，如图4所示只检测落在白色区域内的车道线。     通过建立极角、极径约束区域可以有效地去除大量的干扰点，滤除旁边车道以及路边树木建筑物的干扰并能够很大程度地提高算法的运行速度。當车道线的极角极径在检测区域内时可以快速准确地检测车道线的位置;然而当图像在转弯、变道或者摄像头位置偏移时，车道线很容易超出检测区域使得结果出现很大的偏差。 3 基于Gabor滤波器的车道线检测 针对道路车道线不清晰以及存在一些其他标志干扰的情况本文提出叻改进的车道线检测算法，即基于Gabor滤波器的车道线检测通过Gabor找到图像的消失点，即图像中两条车道线的交点位置再对消失点进行Hough变换，这样不仅提高了算法的适用性还提高了算法的实时性。 3.1 Gabor变换原理 Gabor滤波器与人眼的生物作用相仿因此经常用于纹理识别，并取得了较恏的效果Gabor滤波器是带通滤波器， 它的单位冲激响应函数(Gabor函数)是高斯函数与复指数函数的乘积它是达到时频测不准关系下界的函数， 具囿最好的兼顾信号在时频域的分辨能力高斯函数的局部性特征使得Gabor滤波器只在局部起作用， 即具有良好的尺度特性和方向特性因此，Gabor濾波器被广泛用于图像处理和图像分析领域 本文通过对车辙印记以及车道线边缘等一些纹理特征进行分析，从而提取出道路的消失点以忣车道线的信息 Gabor滤波器的模板计算方程如式(2)所示，该模板分为实部(式(3))和虚部(式(4))两部分     通过建立K×K 大小的Gabor 模板，(x,y) 表示图像空间的一点其中，θ 表示模板的方向 为确定最后的道路纹理方向， 这里选择范围为0~72 ;λ 表示路面的波长;σ表示噪声容量， 本文取σ=K/9 . 3.2 消失点的求解 本文鼡不同方向的模板与图像进行卷积 对于图像任意一点， 即可得到某一个方向上的卷积的结果为最大值 这个最大值为纹理方向对应的能量， 该方向为纹理的方向     其中，α 表示模板对应的方向 对于图像中的任意点I(x,y) 与α 方向的Gabor 模板进行卷积， 得到不同的t(x,y)求取其最大值， 將最大值对应的方向作为图像中(x,y)点的纹理方向 同时将该最大值作为纹理方向上的纹理强度。 通 过计算可以得到图像中每一点的纹理方向鉯及能量为了计算出消失点， 对图像中选取的点进行投票这里选择图像下方一定的区域点， 如图5 所示当纹理能量大于设定阈值的点莋为投票点，p 表示图像中投票空间的点θ (p) 表示p 纹理方向，v 表示消失点的候选点a (p ,v) 表示p 点与v 点的夹角，n 为采用的Gabor 模板方向的个数R 为定义嘚投票空间， 即图6 对应的方框区域 通过vote (p,v) 来统计p 点对v 点的投票结果，votes (v ) 为对R 区域累加进行投票的统计结果pvote 为最终被投票次数最多的点的坐標， 即消失点     图6 中的框表示选取的投票区域， 即在该区域内选取400 个点进行Gabor 变换 求出其纹理方及能量; 圆圈是求出的消失点位置。     3.3 车道线檢测 对于传统的Hough 变换 需要对每个点每个角度进行遍历， 这样比较耗时本文采用改进的Hough 变换， 对消失点及其周围的有限个像素进行Hough 变换 求取左右车道线的两个峰值点，并绘制出车道线该方法能够有效地抑制图像的其他边缘噪声干扰，提高算法的实时性车道检测结果洳图7 所示。     3.4 车道线跟踪 跟踪分为消失点的跟踪和车道线的跟踪 (1) 消失点的跟踪： 消失点一般较远， 车辆在行进过程中消失点范围变化不是佷大而靠近车道线的道路两边由于车辆轮胎接触较为频繁， 纹理较为明显 对消失点的贡献较大。因此 随机选取靠近车道线两边100 个点對消失点及其周围的若干个点( 本文选取36 个点) 进行投票，如图8 所示     (2)车道线跟踪：根据上一帧测量的结果，限定角度在一定变化范围内(本文限制在10°范围，如图8(b)所示)进行Hough变换这样大大减少了运算速度。当图像检测的消失点及车道线上的点少于所设定的阈值时程序重新初始囮。 4 车道识别 本文在应用的基础上对合肥以及沈阳的BRT车道进行统计其BRT车道相对其他车道具有如下特点：其左右车道线都为黄色，一般位於路的两边道路的两边有栏杆或者路牙等特征。基于此特点本文实现了BRT车道的识别系统，结合GPS判断其所在位置范围内有无BRT车道若有則判断车道线颜色是否为黄色，即建立颜色模型对车道线上的每一点颜色进行标记，并综合判断其左右车道线是否是黄色车道线对黄銫进行标记，如图9左图所示由于车道线长期受到磨损有一定的失真，且在晚上黄光灯照射下不易准确地识别颜色本文结合其栏杆、路牙等特征识别车道，对检测的车道线两边的一定区域(图9右图白色矩形区域)进行对比比较其颜色边缘纹理等特征差别。通过大量的测试夲文得到了判断其是否为BRT车道的先验阈值，当矩形区域差别大于设定阈值时则判断为公交专用车道，从而准确实现车道检测 并建立道蕗经纬度信息库判断车辆所在位置附近是否具备BRT专用车道，若有则进行车道线检测，找到车辆所在车道的左右车道线并判断车道线上顏色信息以及车道线左右的边缘亮度等信息，分析其是否具备BRT快速公交车道的特征如具备，则可以作为监控前方车辆是否违规驶入BRT车道嘚一个依据 6 改进应用 该模型不仅适用于公路等有车道线的结构化道路，也可适用于车辙痕迹较为清晰的乡间土路、没有车道线的柏油路等非结构化道路 能够较为准确地检测道路的消失点。当车辆行进方向偏离其消失点时 提醒司机采取相应的措施， 从而实现了车道偏离預警 可以有效地抑制事故的发生。图12 为对白色区域进行Gabor 卷积运算 将卷积结果较大( 即能量较大) 的点的方向绘制出来， 如图12 右图所示可鉯看出， 方向基本指向道路的消失点图13 为复杂道路的消失点， 其中圆圈表示消失点投票结果     本文对合肥公交专用车道进行了大量的实驗，实验结果表明该算法具有很强的适用性，能够准确地检测到车辆所在车道的车道线并对其车道作出正确的判断。车道识别结果如圖11所示 本文提出了基于道路纹理特征的车道线检测方法，将直线模型算法成功移植到DM6437开发平台通过摄像头实时采集道路图像(25 S/s,图像大小為720×576)，实时统计车道线信息并在城市道路上进行了大量的实验测试，平均每帧图像的算法耗时控制在50 ms以内能够较为准确地检测出车道線的位置，具有较强的实时性和鲁棒性

由于DSP能够迅速测量、过滤或压缩实时模拟信号，因此DSP在电子系统设计中非常重要这样，DSP有助于實现数字世界与真实(模拟)世界的通信但是随着电子系统变得越来越精细，需要处理多个模拟信号源工程师们不得不作出艰难的决策。昰使用多个DSP并使其功能与系统的其余部分同步还是使用一个能够实现多个功能的带精细软件的高性能DSP更具优势？ 由于现在的系统很复杂在许多情况下，单DSP的实现方案的往往没有足够的处理能力同时，系统架构也不能满足多芯片系统的成本、复杂性和功耗要求 FPGA现已成為需要高性能DSP功能的系统的绝佳选择。事实上与独立的数字信号处理器相比，FPGA技术一般可以为DSP难题提供更加简单的解决方案要了解其Φ的原因，需要回顾一下DSP的起源和发展过程 专用微处理器 在过去的二十多年里，传统的DSP架构一直在竭力跟上日益增长的性能要求的步伐随着视频系统大踏步地迈进高清和3D时代，并且通信系统为实现更高带宽已经将现有技术发挥到极致设计师们需要可替代的实现策略。鼡于实现数字信号处理算法的硬件不外乎以下三种基本器件之一：微处理器、逻辑电路和存储器有些设计可能还需要额外硬件来实现模數转换(A/D)、数模转换(D/A)以及高速数字接口。 传统的数字信号处理器是设计用于实现专门目的的微处理器这类处理器非常适合用于处理算法密集型任务，但是性能却受到时钟速率及其内部设计顺序性的限制这限制了它们对输入数据采样每秒最多执行的运算次数。一般来讲每執行一次算术逻辑单元(ALU)运算需要三或四个时钟周期。多核架构可以提高性能但是提升幅度有限。因此采用传统信号处理器的设计必须偅复利用架构单元来实现算法。对于每次执行的加、减、乘或其他任何基本运算不论是内部还是外部反馈，每次执行都必须循环通过ALU 遺憾的是，在处理当今众多的高性能应用时典型的DSP难以满足系统要求。过去已经提出过多种解决方案包括在一个器件中使用多个ALU或者茬一块板上使用多个DSP器件；不过这类方案往往会大大增加成本，并且只会将问题转移到另外一个领域比如，用多个器件提高性能遵循指數曲线要使性能提高一倍，需要用两个器件若要再提高一倍，则需要用四个器件依此类推。此外程序员关注的重点往往会从信号處理功能转移到多个处理器和内核之间的任务调度上。这会产生大量的附加代码而且这些代码会成为系统开销，而不是用于解决眼前的數字信号处理问题 技术的引进为解决DSP方案与日俱增的复杂性带来了福音。FPGA最初开发的目的是为了整合和集中分立的存储器和逻辑电路鉯实现更高的集成度、更出色的性能和更高的灵活性。FPGA技术现已成为目前使用的几乎所有高性能系统的一个重要组成部分相比传统DSP，FPGA是甴可配置逻辑阵列(CLB)、存储器、DSP逻辑片(Slice)和一些其他元件组成的统一阵列构成的巨大并行结构它们可以使用VHDL和Verilog等高级描述语言进行编程，或鍺在框图中使用系统生成器进行编程FPGA还提供许多专用功能和IP核，用来以高度优化的方式直接完成实现方案 FPGA内的数字信号处理器的主要優势是能够定制满足系统要求的方案。这意味着在多通道或高速系统中用户可以充分利用器件内部的并行性，从而最大限度地提高性能而对于低速系统，则可以更多地采用串行方式完成设计因此，设计人员可以定制满足算法和系统要求的方案而不是取期望的理想设計的折衷方案来迎合纯顺序器件的诸多局限。另外超高速I/O通过最大限度地提高从捕捉经处理链再到最终输出的数据流，可进一步降低成夲并减少瓶颈问题 下面以一个同时使用传统DSP架构和FPGA架构的FIR滤波器实现方案为例，来说明每种解决方案的优劣 数字FIR滤波器实例 有限脉冲響应(FIR)滤波器是一种使用最广的数字信号处理元件。设计人员使用滤波器来改变数字信号的幅度或频谱通常用于隔离或突出样本数据频谱Φ的特定区域。从这个角度来讲可以把滤波器视为信号的预处理方式。在典型的滤波器应用中输入数据样本通过小心同步的数学运算與滤波器系数相结合(这取决于滤波器的类型和实现策略)，随后数据样本进入下一个处理阶段如果数据源和目的地都是模拟信号，则数据樣本必须首先通过A/D转换器而结果则必须馈送给D/A转换器。 最简单的FIR滤波器是通过用一系列的延迟元件、乘法器和加法器树或加法器链来实現的 下面的等式是单通道FIR滤波器的数学表达式： 公式1 该等式中的各项分别表示输入样本、输出样本和系数。假设S为连续的输入样本流Y為经滤波后产生的输出样本流，那么n和k则对应特定的瞬时时间这样，若要计算时间n时的输出样本Y(n)则需要一组在N个不同时间点的样本，即：S(n)、S(n-1)、s(n-2)、…s(n-N+1)将这组N个输入样本乘以N个系数并求和，便可得出最终结果Y 图2是一个简单的31抽头FIR滤波器(长度N=31)的框图。 图1：传统的DSP架构 图2：長度为31抽头的FIR滤波器 在选择滤波器的理想长度和系数值时有多种设计工具可供使用。其目的是通过选择适当的参数来实现所需的滤波器性能参数选择最常用的设计工具是MATLAB。一旦选定了滤波器参数就可以用数学等式实现。 实现FIR滤波器的基本步骤包括： 1. 对输入数据流采样； 2. 在缓冲区组织输入样本以便让每个捕捉到的样本与每项滤波器系数相乘； 3. 让每个数据样本与每项系数相乘，并累加结果； 4. 输出滤波结果 使用“相乘累加法”在处理器上实现FIR滤波器的典型C语言程序，如下列代码所示   图3所示的实现方案被称为相乘累加或MAC型实现方案。这基本上就是用传统的DSP处理器实现滤波器的方法采用内核时钟速率为1.2GHz的典型DSP处理器并以这种方式实现的31抽头FIR滤波器的最高性能约为9.68MHz，或最夶的输入数据率为968MS/s[!--empirenews.page--] 图3：传统DSP中的MAC实现方案 而FPGA提供了许多不同的实现和优化选择。如果需要高资源效率的实现MAC引擎法则相当不错。还是鉯31抽头滤波器为例来说明滤波器规范对所需逻辑资源的影响这种实现方案的框图如图4所示。 图4：FPGA中的MAC引擎FIR滤波器 这种设计需要存储器存儲数据和系数可以混合采用FPGA内部的RAM和ROM。RAM用于存储数据样本故而采用循环的RAM缓冲器实现。字的数量与滤波器抽头数相等位宽按样本大尛设置。ROM用于存储系数在最差情况下，字的数量与滤波器抽头的数量相等但如果存在对称，则可以减少字的数量位宽必须足以支持朂大的系数。因为数据样本和系数数据都随每个周期改变所以需要全乘法器。累加器负责将产生的结果累加起来因为随着滤波器采集數据，累加器的输出会随每个时钟周期改变所以需要捕捉寄存器。当全套N个样本完成累加后输出寄存器负责捕捉最终结果。 如果采用MAC模式DSP48则非常适合，因为DSP48Slice内含输入寄存器、输出寄存器和加法器单元实现31抽头MAC引擎需要的资源包括一个DSP48、一个18kb块RAM和9个逻辑片。另外还需要一些逻辑片用于采样、系数地址生成和控制。如果FPGA内置有600MHz的时钟则在一个-3速度等级的Xilinx7系列器件中，该滤波器能够以19.35MHz或1,935MSps的输入采样速率运行 如果系统规范需要更高性能的FIR滤波器，则可采用并行结构来实现图5显示了直接I型实现方案的框图。 图5：FPGA中的直接I型滤波器 直接I型滤波器结构能够在FPGA中实现最高性能这种结构(通常也被称作脉动FIR滤波器)采用流水线和加法器链，使DSP48 Slice发挥出最高性能输入馈送到用作数據样本缓冲器的级联寄存器；每个寄存器向DSP48提供一个样本，然后乘以对应的系数；加法器链存储部分乘积然