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逻辑函数及其简化（精品）
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西安交通大学《数字逻辑》第三章
第三章组合逻辑电路的分析与设计3.3.2 逻辑电路的变换 3.4 组合电路中的竞争与险象 3.4.1 竞争现象 3.4.2 险象 3.4.3 险象的判别 3.4.4 险象的消除 3.5 常用MSI组合逻辑器件及 应用 3.5.1 译码器 3.5.2 编码器 3.5.3 三态缓冲器 3.5.4 多路选择器 3.5.5 奇偶校验电路 3.5.6 比较器 3.5.7 加法器3.1 逻辑电路设计文档标准 3.1.1 框图 3.1.2 门的符号标准 3.1.3 信号名和有效级 3.1.4 引端的有效级 3.1.5 引端有效级的变换 3.1.6 图面布局及总线 3.1.7 时间图 3.2 组合电路分析 3.2.1 穷举法 3.2.2 逻辑代数法 3.2.3 利用摩根定律分析 3.2.4 利用卡诺图 3.3 组合电路设计 3.3.1 根据逻辑问题的描述 写出逻辑表达式第三章组合逻辑电路的分析与设计Combinational Logic Circuit Analysis & Design逻辑电路的分类：组合逻辑电路Combinational Logic Circuit 时序逻辑电路 Sequential Logic Circuits组合逻辑电路的特点：电路输出仅取决于当时的输入， 而与过去的输入情况无关。 时序逻辑电路的特点：电路输出不仅取决于当时的输入， 而且也与过去的输入情况有关， 即与过去的电路状态有关。组合逻辑电路的模型x1 ??? xn组合电路f1???fm3.1 逻辑电路设计文档标准 Documentation Standards用结构化的思想完成一个复杂系统的分析与设计过程： 1. 整个复杂系统划分成若干子系统； 2. 每个子系统划分成较为简单、较为规范的电路单元； 3. 自顶向下地规划设计(Top-down Modular Design) ， 从下而上的进行分析和设计(Bottom-up Process)； 4. 建立一套标准化的逻辑电路描述文档。 作为规范化的技术“语言” ，逻辑电路设计文档标 准在对数字系统的分析、设计和技术交流中都很重要。 一个电路系统的文档至少应包括如下五个方面。3.1.1框图 (Block Diagram)：① 用方框、圆框等粗略表示系统的输入、输出、功能 模块（或称子系统），各模块的功能用文字加以说 明； ② 用带箭头连线表示模块之间主要信息通路、流向和 控制信号。1. 系统总框图： 表示一个完整的系统模块。参见书P80图3.2。子系统框图：将一个大系统的划分成几个子系统，由这几个子系统构成说明整个系统 组成的总框图。按子系统再分别构 成其框图。如上例图。2. 逻辑图 (Logic Diagram)将框图的粗略表示，具体地用文字说明器件类型。 例如32位寄存器：32 32寄存器3232位寄存器 4×74LS37732(a) 框图 32 8 74LS377 8 8 74LS377 8 8 74LS377 832(b) 框图8 74LS377 8 (C)逻辑图83232 位 寄 存 器 框 图 及 逻 辑 图3. 原理图 (Schematic Diagram)在逻辑电路图(Logic Diagram)中，详细标明器件类 型、端脚之间的连接、信号名等条件细节，再次细化逻 辑电路图。 逻辑图参见书P79图3.1( c )。 原理图参见书P89图3.19。4. 时间图 (Timing Diagram)反映逻辑信号之间对应的时间关系，特别是要能反 映出关键信号之间因果关系和传输延迟。参见书P92图3.22和图3.23。5. 结构化逻辑描述 (Structured Logic Description)说明结构化逻辑器件的内部功能，如PLA、存储器 芯片或者某些具有专门功能的中、大规模器件； 用逻辑等式、状态表(图)、功能表或程序表等形式说明。6. 电路说明 (Circuit Description)用文字简明叙述电路的使用方法； 解释内部的工作方法； 列出设计和操作中所有可能的潜在缺陷，以及在使 用不当中隐含的问题。3.1.2 门的符号标准 (Gate Symbols Standards)⒈ 逻辑门的符号标准:? 长方形符号：中国国标、IEC标准、IEEE标准 ? 变形符号： IEEE标准 常用门的符号表示参见下页所示。图3.3 常用逻辑门的两种表示形式 电路名称 原符号1变形符号跟随器非 门1&≥1与 门或 门与非门或非门 与或非门&≥1 & ≥1异或门=1⒉ 门的等效符号:对上述常用门中输入信号进行有效级变换(变反)，并 按照DeMorgan定律得到的门的等效符号。 实际上，等效变换即为小圆圈（表示反相器）在门 的符号上的出现和移动。如下图1 & 1 1& ≥1 ≥1&1逻辑门的等效符号参见下页所示。逻辑门的等效符号 电路名称 原符号1等效符号1跟随器非 门 与 门 或 门11&≥1≥1&与非门或非门&≥1≥1&3.1.3 信号名和有效级 (Signal Names and Active Levels)⒈ 信号命名：为了电路分析，对电路的各个输入、输出信号进行 规范化命名，即取名最好源自信号的名称或者是它的缩 写。如：数据信号Datai (Di)；地址信号Addri (Ai)； 控制信号Conti (Ci)、Reset、Set、 … ；检测信号Ready、Error、 …、等待信号Wait、…； 片选信号CS；使能信号EN； …。 参见书P91图3.21。⒉ 信号的有效级 (Active levels for Signals)⑴ 控制信号、测试信号等：此类信号都有一个与之对应的有效级。 当信号处在其有效级时，逻辑电路才能正确地执行 其功能。⑵ 在正逻辑中，高电平与逻辑“1‖等效，低电平与逻辑“0‖等效。 （参见书第二章P27图2.2）⑶ 有效级分高有效或低有效。高有效：信号为高电平或为逻辑“1‖时为有效； 低有效：信号为低电平或为逻辑“0‖时为有效；⑷ 有效级的约定（即表示法）：用一些符号作为信号名的前缀或后缀，这些符号反 映了信号的有效性，如下表所示。低电平有效 ACK－ ERROR.L ACS(L) CS* /EN RESET#高电平有效 ACK＋ ERROR.H ACS(H) CS EN RESET本书采用表中“EN(高有效)、/EN(低有效)‖的这 一组表示法。⑸ 信号名不能采用反变量符号， 不能采用逻辑表达式。如下图中，RDY (准备好) 为 测试信号， /EN (使能) 为 控制信号， 当RDY为高电平、/EN为低电平时，则该电路工作。/ENRDY逻辑 电路F⑹ 例：设计一个逻辑。使得加电（高有效信号）时产生一个低有效输出， 系统不复位（低有效信号），内部锁InTerLock关闭 （低有效信号），给出一个运行信号（低有效信号） ， 数据已准备好（高有效信号）。确定信号名：输入变量 加电= PWR，复位= /RST，内部锁= /ITL， 运行= /RUN，数据准备好= READY 输出变量 输出= /OUTPWR /RST /ITL /RUN READY&/OUT3.1.4 引端的有效级(Active levels for pins)本书采用的是“逻辑非符号体制”。 另一种是“极性符号体制” （略）。 ? 引端的有效级： 是指电路的输入、输出上的物理量 与电路的内部逻辑状态的对应关系。 ? 对应关系：指选用器件的引端的有效级 与所给信号的有效级相匹配。逻辑非符号体制在本体制下存在两级对应关系： ⑴ 电路的外部逻辑状态与内部逻辑状态的对应关系。 例：所示框图中 a、b、c、d为外部逻辑状态； ENABLE、DO、RDY、SID为内部逻辑状态。&≥1aENABLEDO RDY… … …SID… …b c d器件框图上不带逻 辑非符号(小圆圈)&aENABLEDO RDY SID≥1… … …… …b c d器件框图上带逻辑 非符号例：如图所示① 器件框图上不带逻辑非符号（即小圆圈）的输入 a 与 X、输出 c 与 Z 的关系：若 Z = f(X)，则 c = f(a)a 0 1 X 0 1 Z 0 1 c 0 1aXZc② 器件框图上带逻辑非符号的输入a 与 X、输出 c 与Z 的关系：若 Z = f(X)，则 c = Z = f(X) = f ( a )a 0 1 X 1 0 Z 0 1 c 1 0aXZc⑵ 电路的输入、输出信号的物理量 与电路的外部逻辑状态的对应关系， 用正逻辑或负逻辑加以约定。? 正逻辑约定如下图所示： Z = XY c = Z = XY = a b 逻辑电平对应关系：H (高电平) ―― D1‖(外部逻辑状态) L (低电平) ―― D0‖(外部逻辑状态)X Y Z 0 0 0 1 a b 0 0 1 1 0 1 0 1 c 1 0 1 1 a b L L H H L H L H c H L H Ha bX & YZc0 0 1 10 1 0 1? 负逻辑约定如下图所示：Z = X+Y c = Z = X +Y = a + b 逻辑电平对应关系：H (高电平) ―― D0‖(外部逻辑状态) L (低电平) ―― D1‖(外部逻辑状态)X Y Z 0 1 1 1 a b 0 0 1 1 0 1 0 1 c 1 0 1 1 a b H H L L H L H L c L H L La bX ≥1 Z Yc0 0 1 10 1 0 1注：本书采用逻辑非符号体制的正逻辑约定。3.1.5 引端有效级的变换 (Bubble-to-bubble Logic design)? 目的：使逻辑电路的功能一目了然 ? 结果：使所选用器件引端的有效级 与 所给的信号有效级 相匹配 ? 方法：对器件引端的有效级进行变换。例：下面两组的各四种分别表示四个完成同一逻辑功能的器件：四种 “或” 功能 四种 “与” 功能≥1 ≥1 ≥1 ≥1或门（7432）& 与门（7408）或非门（7402）& 与非门（7400）与非门（7400）& 或非门（7402）与门（7408）& 或门（7432）1. 引端有效级的变换，包括：① 输入引端的变换：或为高有效、或为低有效， ② 输出引端的变换：分别为高有效、或低有效。 例 如下图 Busy = REY? REQ 对应了四种电路。REY REQ REY REQ&BUSY&/BUSY高有效输入、高有效输出/REY /REQ高有效输入、低有效输出/REY /REQ&BUSY&/BUSY低有效输入、高有效输出低有效输入、低有效输出2. 引端有效级的变换规则 (Bubble-to-bubble Logic Design Rules)在保持输入与输出逻辑功能不变的条件下，依照如 下变换规则对逻辑图进行任意变换。(也称圆圈逻辑 Bubble Logic)规则1：任何输入或输出端加上或删去逻辑非符号 (即小圆 圈)，且其对应的信号有效级变反，则逻辑图的功能不 变。A /B&F/A /B&F/A B&/F规则2：逻辑图内部连线的两端，同时加上或删去逻辑非符 号，则逻辑图的功能不变。A B&A BF≥1&F≥1C D&C D&规则3：单个逻辑非符号在内部连线两端移动时逻辑图的功 能不变。A B A B F& &&&FC D≥1C D≥1规则4：若一个门的输入输出端同时加上或删去逻辑非符号， 或输入、输出信号有效级同时取反，且门的符号“与”、 “或”互变时，则得到的新的逻辑图的功能不变。A B A B&≥1FF /A /B≥1/F变换的最终目标变换后的结果应满足下列规定⑴ 器件的 输出信号有效级 应 与 对应的 输出引端的有效级 一致。 即输出端有逻辑非符号，输出信号为低有效，否则为 高有效。如前面四个变换规则所示： 若与门的输出端无逻辑非符号，则F为高有效； 与门的输出端有逻辑非符号，则/F为低有效。⑵ 当 输入信号有效级 与其 对应的 输入端有效级 一致时， 当该信号有效时，则器件内部逻辑功能有效。即 输入端有逻辑非符号，输入信号为低有效， 否则 输入端没有逻辑非符号，输入信号为高有效。 如：下图所示： 选择输入信号SEL连接到与非门①的输入端(无逻辑非 符号)，则选择DATA=A时的SEL是高有效； SEL还连接到非门②的输入端(有逻辑非符号)，则选择 DATA= B时的SEL是低有效。 即输出数据信号DATA 如下：DATA =A&ASEL ①≥1｛A B当SEL = 1 当SEL = 0SELBDATA1BSEL&②⑶ 若 输入信号有效级 与其 对应的 输入端有效级不一致时，则 当该信号无效时，则器件内部逻辑功能才有 效。这是应尽量避免出现的情况。 例 下图中选择信号SEL的有效性不明确。A SEL B&ASEL ①≥1DATA1BSEL&②⑷ 应用变换规则，可以将一个意义模糊、结构不好 的逻辑变成一个可读性好的逻辑图。 使：高有效输出与高有效输入相连， 低有效输出与低有效输入相连， 这样，可直接从逻辑图中读出逻辑函数， 而不用跟踪求反后的变量。 例：逻辑不匹配。A B C逻辑匹配。A1&1≥1&D B C&D3.1.6 图面布局及总线 (Drawing Layout and Buses)在逻辑图及原理图中，规定： ? 信息流：默认从左至右，或者从上到下，若不能保 证则使用箭头提示信息流方向，有单向和双向之分。A B A B? 逻辑器件：输入端画在左边，输出端画在右边。 ? 图中应注明所用集成电路的型号、连线的引端号、 电 路在整个原理图中的编号以及输入、输出信号 名等。? 需要分页画出的原理图要合理地划分出每页的模 块，既要完整又要使页与页之间的连线尽可能地 少，并清楚地标注出它们之间的连接关系。 ? 信息线的交叉点：手工作图时用圆点表示，CAD 作图 时用T型。参见书P89图3.18所示。手工画 机器画(a) 交叉 (b) 连接不允许(c) 连接? 总线的表示法：2 单向总线符号2双向总线符号总线的接点没有连接的交叉(a)双线表示总线(b)单线表示总线3.1.7 时间图 参见书92图3.22和图3.23。3.2 组合电路分析Combinational Logic Circuit Analysis电路分析的目的：根据给定电路，分析该电路输出与输入之间的逻 辑关系，得出电路的逻辑功能的描述，进而评估此电路 的性能，还可进一步改进电路。分析的一般步骤：如下图所示：逻辑 电路图 写出逻辑 表达式 列出 分析逻辑 改进真值表用卡诺图 化简 表达式功能电路3.2.1 穷举法穷举法的结果是真值表。即：列出n个输入变量的所有2n个输入组合，并根据每一 个输入组合决定所有门的输出，逐级推出电路的输 出，得到真值表。 例：分析如图3输入――1输出的逻辑电路。x y z0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1F0 1 1 0 0 1 0 11 0x 0 1 0y 1 0 0 1z 00 1 1≥10 11 & 0≥1 F10 1 0 1& 0 11 013.2.2 逻辑代数法根据电路逐级写出各门的输出表达式，直至写出 整个电路的输出逻辑表达式。如下图: 根据布尔代数进行表达式变换，如下：F =(x+y) z + (xyz)与或式 或与式F = xz + yz + xyz = (x + z)(y + z) ( x + y + z)= (xz)(yz)(xyz)与非―与非式上述表达式对应不 同结构的逻辑电路。 参见书P95图3.25。x y≥11 &≥1z1F&13.2.3 利用摩根定律分析若电路采用与非门和或非门实现，函数表达式需要 反复应用摩根定律简化：F = (AB C) + (A+B+C) + (A+D)= (A+B) C (A+B+C)(A+D)= (( A+B ) C) ( A+B+C )(A+D)= (A+B) C (A+D)对应不同结构的逻辑电路，参见书P96图3.26、 P97图3.27 。3.2.4 利用卡诺图化简函数，通过函数表达式或真值 表分析其逻辑功能。例1：分析如图逻辑电路。 P1 = AC P2 = A + B P3 = B + CP4 = A CA C A B&P1 P2 & P5 &F≥1B CA C≥1P3 P4≥1P6P5 = P1 P2 = AC A+B =A+ BP6 = P3 + P4 = B + C + A C =AB CF = P5 P6 = (A + B) A B C =0+0=1这是一个输出恒为 1 的逻辑电路。例2：分析如图逻辑电路。 A&&写出最简表达式：B&&&FF = AB BC CA= AB + BC + CA从表达式直接看不出 明确的逻辑关系，可通过 真值表分析得出：C&&这是一个三变量非一致电路。AB C 000 001 010 011 100 101 110 111F 0 1 1 1 1 1 1 0例3：试分析如下电路的逻辑功能。通过真值表分析：A8 1A2 A4&&F& A1F = A8 + A4A2 + A4A1输出 F 是对输入8421码的四舍五入的判决电路， 当输入8421码的值大于 5 时，F = 1 。A8 A 4 A2 A1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1F 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1例4：试分析如下码制转换电路的逻辑功能。 表达式：W = ACD + AB X = BCD + BD + BC Y = CD + CD Z=D例4：试分析如下码制转换电路的逻辑功能。 真值表：A B A 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 W 00 00 00 00 00 00 00 00 00 00 00 11 11 11 11 11 X 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 Y Z 1 00 1 0 11 0 1 11 1 0 00 0 1 00 1 0 11 0 1 11 1 0 00 0 1 00 1 0 11 0 1 11 1 0 00 0 1 00 1 0 11 0 1 11 1 0 00 0表达式：W = ACD + AB X = BCD + BD + BC Y = CD + CD Z=D输入为余三码， 输出是8421码例5：试分析如下电路的逻辑功能。Y3 A B C 1 & & 1 & & & Y2表达式：Y3 = A Y2 = AB + AC + AD + BCD Y1 = ACD + ACD + ACD + ACD Y0 = DD1& & & & Y0 & Y1例5：试分析如下电路的逻辑功能。AB 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y3 Y2 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 Y1 Y0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0表达式：Y3 = A Y2 = AB + AC + AD + BCD Y1 = ACD + ACD + ACD + ACD Y0 = D输入为2421码， 输出是余三码习 题3.5 3.6例6：分析如图逻辑电路。（作业 3.5） 写出最简表达式：B8 B4 B2 B11A8 = B8 + B4 + B2 = B8 B4 B2A4 = B4
B2 = B4B2 + B4B2 A2 = B2 A1 = B1≥1A8 A4 A2 A1=1例6：分析如图逻辑电路。 写出最简表达式：通过真值表来分析：B8 B4 B2 B1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 A8 A4 A2 A1 1 0 00 1 1 1 1 0 00 0 0 1 0 1 11 1 1 0 0 1 11 0 0 0 0 1 00 1 1 0 0 1 00 0 0 0 0 0 11 1 1 0 0 0 11 0 0 0 0 0 00 1 1 0 0 0 00 0 0 0 0 1 11 1 1 0 0 1 11 0 0 0 0 1 00 1 1 0 0 1 00 0 0 0 0 0 11 1 1 0 0 0 11 0 0 0A8 = B8 + B4 + B2 = B8 B4 B2A4 = B4
B2 = B4B2 + B4B2 A2 = B2 A1 = B1这是一个BCD码对9变补器。例7：分析如图逻辑电路。（作业 3.6） 1. 写出最简表达式：x3(MSB)=1≥1y0 = x0 y1 = x1x0 y2 = x2(x1+ y1) = x2(x1+ x1 x0)x2y3=1≥1y2= x2(x1+ x0)y3 = x3(x2+ y2) = x3(x2+ x2(x1+ x0)) = x3(x2+ x1+ x0)x1 x0(LSB)=1y1 y0电路图一2. 函数最简表达式：3. 通过真值表来分析：y0 = x0 y1 = x1x0 y2 = x2(x1+ x0) y3 = x3(x2+ x1+ x0)x3x2x1x00 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1y3y2y1y00 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1结论：这是一个二进制变补器， 也称16变补器。2. 函数最简表达式：y 0 = x0 y1 = x1x0 y2 = x2(x1+ x0)4. 根据“变补”的规则（第 一章），对上述表达式分析，也 能得到同样的结论。已知：x = xn-1 xn-2 … x1 x0 y3 = x3(x2+ x1+ x0) 则： x 求补为 xn-1 xn-2 … x1 x0 + 1 = yn-1 yn-2 … y1 y0 结论：这是一个二进制变补 例： x = 1 0 1 1 0 0 1 0 0 0 0 器，也称16变补器。 求补后y = 0 1 0 0 1 1 1 0 0 0 02. 函数最简表达式：y 0 = x0 y1 = x1x0 y2 = x2(x1+ x0)根据“变补”的规则（第一 章），对上述表达式分析，也能 得到同样的结论。已知：x = xn-1 xn-2 … x1 x0 y3 = x3(x2+ x1+ x0) 则： x 求补为 xn-1 xn-2 … x1 x0 + 1 = yn-1 yn-2 … y1 y0 例： x = 1 0 1 1 0 0 1 0 0 0 0 求补后y = 0 1 0 0 1 1 1 0 0 0 0从数值位的最低 位x0开始进行逻 变补的规律是： 辑与、或转换， 而不是加法运算。2. 函数最简表达式：4. 16变补器的电路：x3(MSB)=1≥1y0 = x0 y1 = x1x0 y2 = x2(x1+ x0) y3 = x3(x2+ x1+ x0)5. 推广到 n位二进制变 补器：若： 输入 X = xn-1 xn-2 … x1 x0 输出 Y = yn-1 yn-2 … y1 y0 则：y3x2≥1=1y2x1=1y1 y0x0(LSB)yi = xi(xi-1+ yi-1) yi = xi(xi-1+ xi-2 … + x1+ x0)电路图二由上述分析可得：n 位二进制数的变补器的电路有 表达式1：yi = xi(xi-1+ yi-1) 表达式2： yi = xi(xi-1+ xi-2 … + x1+ x0) (0≤i ≤n-1)思考 1：这两个逻辑表达式说明了什么？显然：表达式1对应的逻辑电路是串行转换，速度较慢。(电路图一) 表达式2对应的逻辑电路是并行转换，速度较快。(电路图二)y0 = x 0 y1 = x1x0 y2 = x2(x1＋x0) y3 = x3(x2＋x1＋x0 ) …… yn-1 = xn-1(xn-2＋… ＋ x2＋x1 ＋x0 ) ←表达式2问题：当位数 n 较大时，由于或门的扇入数有限，并行 转换电路不能实现。怎么办？ 可设计成“分组转换，组内并行，组间串行”的转换 方式。分析如下： ∵ A + AB = A + B A + AB = A ∴ y2 = x2(x1＋x0) = x2(x1＋ x1 x0 ) = x2(x1＋ x1 x0 ＋ x1 x0) = x2(x1 ＋ x1x0 ) = x2(x1 ＋ y1 )推广到第 n 位： yn-1 = xn-1(xn-2＋yn-2 ) ←表达式1并由此给出另一个串行转换电路，如下： yn-1 = xn-1(xn-2＋… ＋ (x2＋(x1 ＋x0 )) …) ←表达式3xn-1≥1=1yn-1得到的串行转换电路的逻辑图:xn-2x3≥1=1y3y0 = x 0 y1 = x1x0 y2 = x2(x1＋x0) y3 = x3(x2＋x1＋x0 ) ……yn-1 = xn-1(xn-2＋… + (x2＋(x1 ＋x0 )) …) 电路(电路图三)是串行转换， 速度比并行转换(电路图二)慢， 但比(电路图一)要较快。x2≥1=1y2x1 x0=1y1 y0电路图三3.3 组合电路设计 Combinational Logic Circuit Design目的：根据要实现的逻辑功能，利用逻辑代数方法实现逻辑电路分析的一般步骤，如下图所示：分析设计要求 列出真值表 写出最简逻辑表达式 表达式变换 画出电路逻辑图 确定输入输出变量；逻辑关系；有无无关项d 填入卡诺图进行化简由卡诺图得到最简与或式根据所选用门的类型要求：电路用最少的逻辑门（集成块）、最少的输入端数。3.3.1 根据逻辑问题的描述写出逻辑表达式一、逻辑问题描述―真值表―逻辑表达式例 设计一个二进制一位全加器。 AB半 加 器ShCh1. 半加器 Half-Adder输入变量：加数A、B输出函数：和 Sh、进位ChA A B 0 0 1 1 0 1 0 1 S h Ch 0 1 1 0 0 0 0 1 B 1 A B 1 1&Sh = AB + AB = AB= AAB BABCh = AB = ABShA B& &&Sh&ChCh2. 全加器Full-Adder输入变量：被加数 Ai、加数 Bi 、来自低位的进位 Ci-1 输出函数：本位和 Si、本位向高位的进位CiAi Bi Ci-1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 Ci-1AiBi1 1 1 1Ci-1AiBi1 1 1 1SiCiSi = AiBi Ci-1= AiBi Ci-1 + AiBiCi-1 + AiBiCi-1 + AiBi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1二级与或电路参见书P98图3.28( c )。2. 全加器Full-Adder用异或门和与、或门构成电路：Si = AiBi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1Ai Ci-1Bi=1 & =1Si& &≥1Ci2. 全加器Full-Adder用“与或非”门实现全加器Ci-1AiBi 1 1 1 1Ci = AiBi + Ai Ci-1 + Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1S i = m1 + m 2 + m4 + m 7Ci-1SiAiBi11 1 1m1 = Ci-1 ? Cim2 = Bi ? Ci m4 = Ai ? Ci禁止法Ci-1 AiBiCi1 1 1 1m7 = Ai ? Bi ? Ci-1故 Si = Ci-1 ? Ci + Bi ? Ci + Ai ? Ci + Ai ? Bi ? Ci-1Ci= Ci ? ( Ci-1 + Bi + Ai ) + Ai ? Bi ? Ci-12. 全加器Full-Adder用“与或非”门实现全加器 Ci = AiBi + Ai Ci-1 + Bi Ci-1Si = Ci ? ( Ci-1 + Bi + Ai ) + Ai ? Bi ? Ci-1Ci Si ≥1 ≥1Si Ci&全加器&Ai Bi Ci-1A i B i C i-1电路的特点：输出为反函数。2. 全加器Full-Adder用“半加器”实现全加器Sh = AB + AB = AB Ch = ABSi = Ai
Ci-1 = Sh1
Ci-1 = Sh2A B=1Sh ChAB&半 加 器ShChCi = AiBi + Ai Bi Ci-1 + Ai Bi Ci-1 = Ch1 + Ci-1 (Ai Bi +Ai i Bi ) =1 Sh1 A Bi = Ch1 + Ci-1 (Ai
Bi ) Ci-1 = Ch1 + Ci-1 Sh1 & Ch1 = Ch1 + Ch2=1Sh2Ch2≥1Si&Ci3. 半减器Half-Subtractor输入变量：被减数 X、减数 Y 输出函数：本位差 Dh、本位向高位的借位BhX Y 0 0 1 1 0 1 0 1 Dh Bh 0 1 1 0 0 1 0 0 X Y 1 X1Y 1DhBhDh = XY + XY = XY Bh = XYSh Ch半加器X Y=1试比较半加器Sh = AB Ch = AB&4. 全减器Full- Subtractor输入变量：被减数 Xi、减数 Yi 、来自低位的借位 Bi-1 输出函数：本位差 Di、本位向高位的借位BiXi Yi Bi-1 Di Bi 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1Bi-1XiYi11 11Bi-1XiYi 1 1 1 1DiBiDi = XiYi Bi-1Bi = XiYi + Xi Bi-1 + Yi Bi-14. 全减器Full- SubtractorDi = XiYi Bi-1 Bi = XiYi + Xi Bi-1 + Yi Bi-1试比较全加器Si = AiBi Ci-1Ci = Ai Bi + Ai Ci-1 + Bi Ci-1Ai Ci-1Bi=1 & =1Si当把被减数Ai 取反，则 (AiCBi) 运算可由 加法器 完成。& &≥1Ci二、逻辑问题描述―简化真值表―逻辑表达式5. 比较器 Comparators输入变量：两个正整数 x = x2x1 ， y = y2y1 输出函数：三个比较结果F1(x & y)，F2(x & y)，F3(x = y) ① 根据先比较高位后比 较低位的原则，列出使函数 为1的简化真值表：x2 y2 x1 y1 F1 F2 F31 0 0 10 01 1d d 1 0 0 1 1 0 0 1d d 0 1 0 1 0 1 0 11 0 1 0 0 0 1 0 0 00 1 0 1 0 0 0 1 0 00 0 0 0 1 1 0 0 1 1②由简化真值表直接写出逻辑表达式：x2 y2 x1 y1 F1 F2 F3x2 x1 y2 y1比较 电路F1 F2 F31 0 0 10 0F1 = x2y2 + x2y2x1y1 + x2y2x1y1 F2 = x2y2 + x2y2x1y1 + x2y2x1y11 1d d 1 0 0 1 1 0 0 1d d 0 1 0 1 0 1 0 11 0 1 0 0 0 1 0 0 00 1 0 1 0 0 0 1 0 00 0 0 0 1 1 0 0 1 1F3 = x2y2x1y1 + x2y2x1y1 + x2y2x1y1 + x2y2x1y1逻辑电路图参见书P98图3.28（c）。三、逻辑问题描述――逻辑表达式6. 由逻辑问题描述直接写出逻辑表达式。 例 ① ② 设计一个房间报警电路。如果 意外事件发生输入PANIC为1； 使能输入ENABLE为1、出口标志输入EXITING为0、 房间没有加密(SECURE)； 则 报警输出ALARM为1。 如果 窗(WINDOW)、门(DOOR)及车库(GARAGE)都是1 则 房间加密(SECURE)。ALARM = PANIC + ENABLE ? EXITING ? SECURE SECURE = WINDOW ? DOOR ? GARAGE ALARM = PANIC + ENABLE ? EXITING ? (WINDOW ? DOOR ? GARAGE)报警电路逻辑图PANICENABLE& EXTING WINDOW DOOR GARAGE 1 SECURE 1≥1ALARM&思考题：1. 设计一个两位二进制数乘法器。分析：输入变量 X = x2x1 Y = y2y1 输出变量 Z = z4z3z2z1 x2x1 y2y1 11 1x2x1 y2y10 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1z4z3z2z10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 11z41 1z3 111 111 z11 1 z2思考题：1. 设计一个两位二进制数乘法器。分析：输入变量 X = x2x1 Y = y2y1 输出变量 Z = z4z3z2z1 x2x1 y2y111 1输出函数:z4 = x2x1 y2y11z3 = x2x1y2 + x2y2y1 z2 = x2x1y1 + x2y2y1 + x2x1y2 + x1y2y1 z1 = x1y1z41 1z3 111 1 1 1 z11 1 z2思考题：2. 美国国家航空航天局管理局系统：由三台计算机构成，在任何时候必有两台在线，第三 台冗余以确保航空飞行器的操作。若在线的有一台计算机 出现问题，则它处于掉线态而另一台冗余的就变成在线。 自检测诊断决定每一台计算机的操作状态，并在其失败时 产生一个输出。当一台计算机失败时，它必转为掉线态。 若同时两台计算机掉线，将产生一个报警信号并允许第三 台计算机变为在线。如果三台计算机都不能获得在线，则 产生第二种报警信号，启动紧急程序。分析：输入变量：三台计算机的操作状态C1、 C2、 C3 (1―失败) 输出变量：三台计算机的断开连接控制信号Q1、 Q2、 Q3 (1―连接) 两个报警信号W1、 W2 (1―报警)分析：输入变量： C1、 C2、 C3 输出变量：机器工作状态Q1、 Q2、 Q3 和报警W1、 W2C1 C2 C30 0 0 0 1 1 1 1C3Q1 Q2 Q30 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0C3 1W1 W20 0 0 1 0 1 1 0 0 0 0 0 0 0 0 11 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1C3C1C2 1 1 1Q1C3 C1C2 1 1 1 1Q2C3 C1C2 1 1 1 1C1C2C1C2W2W1Q3思考题：3. 血液判别器。分析：输入变量： 输血者血型 Ai、 Bi、 ABi 、 Oi 受血者血型 Ao、 Bo、 ABo 、 Oo 输出变量： 配血成功 F问题：这是一个8输入1输出的逻辑函数，列出真值表和卡诺图都太繁。输血者血型 Oi Ai Bi ABi 受血者血型 Oo Ao Bo ABo根据问题描述直接写出逻辑表达式：输血者血型为 Oi型、或受血者血型 为 ABo型，则 F=1； 输血者血型为 Ai型、受血者血型 为 Ao型、 ABo型，则 F=1； 输血者血型为 Bi型、受血者血型 为 Bo型、 ABo型，则 F=1； 输血者血型为 ABi型、受血者血型 为 ABo型，则 F=1； F = Oi + Ai (Ao+ ABo) + Bi (Bo+ ABo) + ABi ABo输血者血型受血者血型OiAi Bi ABiOoAo Bo ABo思考题：4. 开关控制电路某一集体宿舍，共住有7人，公用一套照明设施， 每人床头都有一个控制开关，要求每按动开关一下， 就改变一次灯的状态(即亮→灭、灭→亮)。试设计出此 灯控开关电路。分析：输入变量K1、 K2、 K3、 K4、 K5、 K6、和 K7输出变量 F 设开关初态F = 0 当K1 K2 K3 K4 K5 K6K6 均为 0 可以从四变量输入分析入手，找出生成输出函数 的特征和规律。思考题：4. 开关控制电路设：ABCD初态是未接通(为0000)，照明设备为不工作 ( F为0 )。 0010 F=1 1000 F=1 0000 F=0 0001 F=1 0011 F=0 这种变化的规律是可以通过卡诺 图中小方格的相邻关系体现出来的。 如图所示：11 1 10100 F=11 111F=A BC D思考题： 5. 码制转换电路例1 输入为2421码ABCD 输出为余3码Y3Y2Y1Y0 分析 列出真值表：十进制 数 0 1 2 3 4 A B C D Y3Y2Y1Y0关键是找出 两者之间的 等值关系。填卡诺图5 6 7 8 90 0 0 0 0 0 0 0 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 0 0 0 0 1 1 1 10 0 1 1 0 0 1 1 0 0 1 1 0 0 1 10 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 0 0 0 00 1 1 1 11 1 1 1 10 0 0 0 11 0 0 1 1 d d d d d d 0 0 1 1 01 0 1 0 10 1 0 1 0第一步：填出所有的“d‖AB CD d d d Y3 AB CD d d d Y1 d AB d AB CD d d d Y2 dddddddCD d d d Y0dddA B C D Y3Y2Y1Y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 d 0 1 1 0 d 0 1 1 1 d 1 0 0 0 d 1 0 0 1 d 1 0 1 0 d 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 0第二步：按Y3、Y2、Y1和Y0分别填完卡诺图AB CD d d d AB CD 1 1 d 1 d d 1 d 1 1 d d CD AB CD 1 1 1 AB 1 1 d d d 1 d 1 d d11 1 1 Y3dd 1 d1d d d Y2 1dddY1Y0A B C D Y3Y2Y1Y0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 d 0 1 1 0 d 0 1 1 1 d 1 0 0 0 d 1 0 0 1 d 1 0 1 0 d 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 0第三步：找出最小覆盖并写出最简表达式AB CD d d d 1 1 1 1 d d 1 d CD 1 1 1 AB 1 d d d 1 d d d 1 CD AB 1 1 d d d 1 d 1 d dY3Y2AB CDY1Y3 = A Y2 = AB + AC + AD + BCD Y1 = ACD Y0 = D11 d d1d d1d1dY0十进制数的常用代码一览表BCD码 2421码 余3码 Gray码(1) 步进码0 0 0 0 0 0 0 0 0 0 0 0 0 0 d 0 0 0 0 0 00 9 0 0 0 1 1 0 0 0 1 1 0 0 0 1 d 0 0 0 1 1 01 d 0 0 1 0 2 0 0 1 0 2 0 0 1 0 d 0 0 1 0 3 00010 d 10010 d 0 0 1 1 3 0 0 1 1 3 0 0 1 1 0 0 0 1 1 2 11 d 0 1 0 0 4 0 1 0 0 4 0 1 0 0 1 0 1 0 0 d 00100 d 10100 d 0 1 0 1 5 0 1 0 1 d 0 1 0 1 2 0 1 0 1 d 00101 d 10101 d 0 1 1 0 6 0 1 1 0 d 0 1 1 0 3 0 1 1 0 4 00110 d 10110 d 0 1 1 1 7 0 1 1 1 d 0 1 1 1 4 0 1 1 1 d 11 d 1 0 0 0 8 1 0 0 0 d 1 0 0 0 5 1 0 0 0 9 01000 d
0 0 1 9 1 0 0 1 d 1 0 0 1 6 1 0 0 1 8 01001 d 11001 d 1 0 1 0 d 1 0 1 0 d 1 0 1 0 7 1 0 1 0 6 01010 d 11010 d 1 0 1 1 d 1 0 1 1 5 1 0 1 1 8 1 0 1 1 7 01011 d 11011 d 1 1 0 0 d 1 1 0 0 6 1 1 0 0 9 1 1 0 0 d 01100 d
1 0 1 d 1 1 0 1 7 1 1 0 1 d 1 1 0 1 d 01101 d 11101 d 1 1 1 0 d 1 1 1 0 8 1 1 1 0 d 1 1 1 0 5 01110 d
1 1 1 d 1 1 1 1 9 1 1 1 1 d 1 1 1 1 d 11 5 红色数字表示该编码所对应的十进制数值，其它均为无效编码即无关项d。例2 输入为十进制Gray码G3G2G1G0 输出为BCD码B8B4B2B1②填卡诺图，先填出所有“d‖G3 G2 G 1 G0 d d d d d d d d d d d d①列出真值表B8B4B2B1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 d d d d d dB8 d d d d d dB4 d ddddd数值 G3G2G1G0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 1 1 1 0 6 1 0 1 0 7 1 0 1 1 8 1 0 0 1 9 1 0 0 0 0 1 0 0 0 1 0 1 0 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1B2B1③按真值表逐行填出卡诺图，只填1，不填0G3 G2 G1 G0dd ddd d1 1dd ddd d1 11B8 d d d d d d1B4 d d d111 1 1d d1 1d11B1B2数值 G3G2G1G0 B8B4B2B1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 1 0 0 1 0 3 0 0 1 0 0 0 1 1 4 0 1 1 0 0 1 0 0 5 1 1 1 0 0 1 0 1 6 1 0 1 0 0 1 1 0 7 1 0 1 1 0 1 1 1 8 1 0 0 1 1 0 0 0 9 1 0 0 0 1 0 0 1 0 1 0 0 d 0 1 0 1 d 0 1 1 1 d 1 1 0 0 d 1 1 0 1 d 1 1 1 1 d④找出最小覆盖并写出最简表达式G3 G2 G1 G0dd ddd d11dd d 1dd d 1 B4 1 1 1 1dd ddd d 1 1B8B2 d1 d d 1B8 = G3G1 B4 = G3G1 + G2G1 B2 = G2G1 B1 = G3G2 + G3G1G0 + G3G1G0 + G3G1G0 + G3G2G1G0dd d 111B13.3.2 逻辑电路的变换 transform of Logic Circuit为了提高电路的速度，提高器件的利用率，从而 减少IC的数量、也减少外部的连接线和提高电路的可 靠性，需要对从逻辑表达式直接画出的逻辑电路图进 行变换，尽可能使其用同一类型的输出端带非的门来 实现。一、“与―或”电路变换为“与非―与非”电 路 F = A + BC + DEH + G 例= A + BC + DEH + G (原函数二次求反)= A BC DEH G= A BC DEH G(运用反演规则)对应的二个不同的电路如下：F = A + BC + DEH + G = A BC DEH GA B C D E H G1A B C & &≥1F&&≥1FD E H G1例 F = (A + B)(C + D)(E + H + G)二、“或―与”电路变换为“或非―或非”电 路= (A + B)(C + D)(E + H + G)(原函数二次求反)= (A + B)+(C + D)+(E + H + G) (运用反演规则)= (A + B) ? (C + D) ? (E + H + G) (运用反演规则)A B C D E H G≥1A B &≥1≥1FC D E H G≥1&F≥1≥1三、“与―或”电路变换为“与或非”电路例 F = AC + AB (图a) = AC + AB (原函数二次求反) (图b) F = AC + AB = (A + C)(A + B) = AB + AC F = AB + AC (图c)A B 1 & A (运用反演规则) B &≥11CF(c)AB 1 & F 1 C 1≥1≥11 & C 11F(a)(b)四、减少集成块的数量 Reduce the Numbers of IC目前采用的小规模门电路SSI是把几个相同的门封 装在同一个集成块中，在逻辑电路中使用的SSI的数目 越少，则电路的印刷电路扳的面积、功耗、总成本越小， 而可靠性越高。 所以，减少SSI的数目是化简的最终目标。 在实际统计中，对SSI的计算与分立元件的计算不一 样。例： F1 = x2y2 + x2y2x1y1 + x2y2x1y1 F2 = x2y2 + x2y2x1y1 + x2y2x1y1 F3 = x2y2x1y1 + x2y2x1y1 + x2y2x1y1 + x2y2x1y1分立元件：非(×4) 2与(×2)4与(×8)3或(×2)4或(×1) SSI 器件：4与非(×9):74LS20―4输入双与非门(×5) 3与非(×2):74LS10―3输入三与非门(×1)2与非(×2):用上面74LS20或10剩余的一个与非门习 题3.8 3.9 3.103.4 组合电路中的竞争与险象 Timing Races and Hazards在实际电路中，信号的变化不是即时的，有一定的 边沿时间，信号在电路中传送必定有导线上的传播时延， 信号通过门电路也必定有时间延迟(模拟特性)。 例 信号边沿及门的时延产生的尖峰脉冲A1A≥1AFA FAFtdAA 与A信号的边沿时 再考虑门的传播延迟 间使 F中产生幅度较 时间 td 越大，则F 中 小、宽度较窄的负尖 出现的脉冲将越宽 峰脉冲时延td(Delays)上述这些时延都可能使电路的输出产生错误的信号。 为简化讨论，下面假设信号变化的边沿时间为0，仅考虑 门的时延td(Delays) 。3.4.1 竞争现象? 同一信号或同时变化的某些信号，经过不同路径到达 某一点时有时差，这种现象称为竞争。 ? 险象一定是竞争的结果。对于有错误输出的竞争称 之为临界竞争，对于未产生错误输出的竞争称之为 非临界竞争。例 出现竞争的电路图和时间图例 F = AC + BC 且 A = B = 1(仅考虑信号C的影响)AC1 &ACC&≥1FA B CCBBCBCACF3.4.2 险象 Hazard由于临界竞争的存在，在输出端得到稳定输出之前， 输出中有一短暂的错误输出（干扰），这种现象称之为 险象。通常将险象分为静态险象和动态险象两种类型。一、静态险象( Static Hazards )在输入信号变化时，按逻辑表达式的输出不应有 变化的情况下，实际上会在输出端产生一个“1‖或“0‖ 的窄脉冲的情况，则称之为静态险象。它可进一步分 为： ⑴ 功能险象 ⑵ 逻辑险象⒈ 功能险象产生的条件： ① 有K(K ＞1)个信号同时发生变化； ② 变化的K个变量组合所对应的2k个mi中必定既有1， 又有0； ③ 输入变量变化前后的稳态输出相同。例 如图所示 F = AC + BC， 设 A=1当 BC ：00 →11 时，F应当恒为1AC1情况一：ABC：100 →110 →111 & AC 则 F： 1 →1 →1 无险象 情况二：ABC：100 →101 →111 ≥1 F C 则 F： 1 →0 →1 有险象 &1 BC 1 1 1B⒈ 功能险象产生的条件： ① 有K(K ＞1)个信号同时发生变化； ② 变化的K个变量组合所对应的2k个mi中必定既有1， 又有0； ③ 输入变量变化前后的稳态输出相同。例 如图所示 F = AC + BC， 设 A=1当 BC ：00 →11 时，F应当恒为1 情况一：ABC：100 →110 →111 功能险象是逻辑 则 F： 1 →1 →1 无险象 函数所固有的，它无 情况二：ABC：100 →101 →111 则 F： 1 →0 →1 有险象1 1 1 1法用改变设计的方法 消除，只能通过控制 输入信号的变化次序 来避免。⒉ 逻辑险象产生的条件： ① 仅有一个输入信号发生变化； ② 输入变量变化前后的稳态输出相同。例 如图所示 F = AC+BC， 当 A = B = 1，F = C + C ≡1。实际上，当 C： 1 → 0 时 F 产生险象。AC1 &AB CCACC&≥1FBC ACBFBC总之，静态险象的产生是：由于同一个输入信号经过不同的路径又会合到同一 个门上的竞争所引起的。 在电路中，若输入信号变化前后，稳态的输出均为1， 且在1的输出上出现一个负向窄脉冲，则该险象称为静态 1 险象，如前例所示 ； 反之若稳态输出为0，且在0的输出上出现一个正向 窄脉冲，则该险象称为静态 0 险象，如下例所示。例 具有静态 0 险象的电路及时间图 如图所示 F = (A + B + C) (C + D) (B + D) 当 A = B = D = 0 时， 则 F = C?C ≡ 0 实际上，当 C ：0 → 1 时，F 产生静态 0 险象。A B≥1P1CD1C≥1P2&FA B D C C P11≥11P3P2 F思考：该电路，在输入做其他组合时，是否还有静态险象？情况二：当 A = 0 且 C = D = 1 时， 则F = B?B ≡ 0实际上，当 B ：0 → 1 时，F 产生静态 0 险象。 A C D BA B≥1P1CD1≥1P2&F1 1≥1P3 BB P1 P3F情况三：当 A = C = 0 且 B = 1 时， 则F = D?D ≡ 0实际上，当 D ：0 → 1 时，F 产生静态 0 险象。A B C D1 1 1≥1≥1P1P2&FA B C DD≥1P3D P2 P3F思考：当输入信号 A 变化时，是否会引起静态险象？二、动态险象 ( Ddynamic Hazards )在多级组合逻辑电路中，若输入的变化通过多条路 径向输出端会合时，使在输出稳定之前输出变化三次， 其间经过暂时状态01或者10，这种险象称之为动态险象。 输入变化的第一次会合只可能产生静态险象，只 有在产生了静态险象，输入变化的再一次会合，才有 可能产生动态险象。 动态险象是由静态险象引起的，它也是竞争的结果。 消除了静态险象，则动态险象也不会出现。例 F = (A+B) (B+C) + B 当 A = C = 0 时 F = BB + BA B≥1P1&P3≥1C1B≥1FP2B B P1 P2 P3F3.4.3 险象的判别 Finding Static Hazards一、卡诺图判别法 Using Maps用卡诺图可以判别出两级与或电路和或与电路是否 存在静态险象。⒈ 静态 1 险象判别? 在两级与或电路或两级“与非―与非”电路中只可能 出现静态 1 险象。 ? 在卡诺图中，与或式中的每个与项对应于圈1的一个卡 诺圈，如果两个卡诺圈存在着部分相切，而这个相切 的部分又没有被另外的卡诺圈所包含，则该电路必然 存在静态 1 险象。例 静态 1 险象的判别与消除电路F = AC + BCA C1 &当 A=B=1 时ACC&≥1FBBCC AB1 111两圈相切于在变量C的交替面， 当C由1→0时，BC先由1 →0而 AC尚未由0 →1，使F产生一个 负向脉冲例 静态 1 险象的判别与消除电路F = AC + BCA C1&当 A=B=1 时A≥1AC C&AC1&FC BC&≥1FBCBBC&ABC AB11 1增加与项AB，当AB=11时，1无论 C 如何变化，使输出F总是1，从而消除了险象。F = AC + BC + AB⒉ 静态 0 险象判别? 在两级或与电路或两级“或非―或非”电路中只可能 出现静态 0 险象。? 在卡诺图中，按照圈0单元的卡诺圈是否存在着部分相 切，而这个相切的部分又没有被另外的卡诺圈所包含， 则该电路必然存在静态 0 险象。例 如图所示电路 F = (A+B+C) (C+D) (B+D)F = (A+B+C) (C+D) (B+D) 静态 0 险象的判别与消除电路ABA B≥1P1CD00 00 0 00CD1≥1P2&F0 001D≥1两圈相切于在变量D的交替面P31两圈相切于在变量C的交替面两圈相切于在变量B的交替面有三处相切，对应着三个静态0险象；分别增加三个卡 诺圈，使输出F总是0，从而消除险象。 F = (A+B+C) (C+D) (B+D) (A+B+D) (A+C+D) (B+C)二、逻辑表达式判别法如果电路中存在出现险象的可能性，其逻辑表达式 有如下特点： ⑴ 当某一变量同时以原变量和反变量的形式出现在逻 辑表达式中，则该变量就具备了竞争的条件。 ⑵ 保留被研究变量，消去其他变量(其他变量取某些定 值，这些定值是被研究变量产生竞争的条件)。 ⑶ 若得到的表达式为下列形式之一，则有险象存在：有险象存在的表达式形式F = A + A ―― 静态 1 险象(如A从1→0) F = A ? ―― 静态 0 险象(如A从0→1) A A ? + A) (A F= A ? + A) (A ―― 动态险象A+A? AA+A? A例1 F = AC + BC式中变量 C 具备竞争条件当 AB = 11时，C从 1→0 ，产生静态 1 险象例2 F = AC + BC + AB式中变量 C 具备竞争条件但当 AB = 11时，F≡ 1，不存在险象有险象存在的表达式形式例3 F = (A+B+C) (C+D) (B+D)① 变量 B 具备竞争条件：当 ACD = 011时 F = B ? 存在静态0险象 B ② 变量 C 具备竞争条件：当 ABD = 000时 F = C ? 存在静态0险象 C ③ 变量 D 具备竞争条件：当 BC = 10时 F = D ? 存在静态0险象 D例4 F = (A + B)(B + C) + B式中变量B具备竞争条件，当 AC=00时， F = B ? B+B 即 B 从0→1，输出 F 出现动态险象；B 从1→0，输出 F 不产生险象。3.4.4 险象的消除 Designing Hazard-free circuit消除险象的方法主要有： 一、增加多余项(与项)或乘以多余因子(或项)消除 逻辑险象例 F = ACD + BC + BD将相切的部分均用多余的卡 诺圈包含起来，则可消除静 态 1 险象，得到：AB CD 1 1 1 111 111 1F = ACD + BC + BD + ABD + ABC + CD二、在输出端连接低通环节以减弱干扰用低通滤波电路滤掉窄脉冲干扰，但将使输出变化 的上升、下级沿增大，降低工作速度也使信号质量变坏。V1RCV2三、利用取样脉冲避开险象A B& & &P1 FB B P1 P2 FC SP&P2B改电平控制为脉冲控制。这是在特定的电路系统中 采用的方法。在一般的组合电 路中慎用。BSP P1P2FH关于“竞争险象”的讨论任何电路都可以进行竞争险象的分析。在时序电路中同样也存在竞争险象。但是，对一个设计良好的同步时序电路而言，大多 不做竞争险象的分析。因为在同步时序电路中，组合电 路的所有输入是在特定时刻才发生变化的。具体上，每 次组合电路输入的变化必须稳定之后，组合电路输出才 能读到，进而引起时序电路状态的变化。所以在同步时 序电路的设计中不考虑此类现象。 典型的，只有异步时序电路的讨论中，需要进行竞 争险象的分析和消除。习 题3.29 3.303.5 常用MSI组合逻辑器件及应用3.5.1 译码器 Decoders译码器的一般结构如图所示： ?输入 编码字译码器一般译码器输入端 数n 总是小于输出 端数m；?映射 输出 ? 编码字输入编码为n位二进 制编码；一个n位字表示 2n 个不同的编码值， 通常为：0～( 2n － 1)。有时编码值可 以少于 2n 个。使能 输入一、二进制译码器原理 Binary Decoder Circuit Structures最常用的译码器是二进制译码器。又称为n2n译码器。其中：输入编码为n位二进制数；输出编码为2n取1码。 换句话说，译码器输出为2n个最小项 (最小项发生器)。例 2-4 译码器输入代码字：I1 、I0 输入使能：EN真值表输出代码字：Y3 Y2 Y1 Y0功能描述：当 EN = 1 且输入代码字是i的二进制表示， 则输出Yi (i为十进制数)位为1， 其他位均为0。I0 2-4 译码器 Y0 I1 Y1 EN Y2 Y3输 入 输 出 EN I1 I0 Y3 Y2 Y1 Y0 0 d d 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0I01& &Y0 Y1 Y2 Y3I11&&逻辑框图逻辑图EN二、MSI译码器1.双2-4译码器74LS139输 入 1 0 0 0 0/1Y0 74LS139 /1Y1 /1Y2 /1Y31 2输 出 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1/G B A /Y3 /Y2 /Y1 /Y0 d 0 0 1 1 d 0 1 0 1&/1G1&1G 1A 1B 2G 2A 2B&3 151Y0 1Y1 1Y2 1Y34 5 6 71A1 11 & 11B14 132Y0 12 2Y1 11 10 2Y2 9 2Y32.G1 0 d d 1 1 1 1 1 1 1 13-8 译码器74LS138B d d d 0 0 1 1 0 0 1 1 A /Y7 /Y6 /Y5 d 1 1 1 d 1 1 1 d 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 174LS138真值表输 入 /G2A /G2B C d d d 1 d d d 1 d 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 输 出 /Y4 /Y3 /Y2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1/Y1 1 1 1 1 0 1 1 1 1 1 1 /Y0 1 1 1 0 1 1 1 1 1 1 1&/Y0 /Y1 74LS138 /Y26 4 5G1 /G2A /G2B1& &&&/Y31G1 G2A G2B A B C&/Y4 /Y5 /Y6 /Y72 3Y0 15 Y1 14 Y2 13 12 Y3 Y4 11 Y5 10 Y6 9 Y7 7&1A B C11&111&译码器74LS138的使用要点? 74LS138的输出信号为低有效，它有三个使能端输入 端（G1、/G2A、/G2B），只有在三个使能输入全部 有效时，才能有正确的有效输出。 74LS138的内部功能可用逻辑表达式描述如下：?Yi = G1 ? G2A ? G2B ? mi其中，Yi为内部输出编码字的第i位， mi为输入变量C、B、A的最小项。 74LS138 外部信号之间的关系为： / Yi = G1 ? /G2A ? /G2B ? mi74LS1386 4 5G1 G2A G2BA B C1 23Y0 15 Y1 14 Y2 13 12 Y3 Y4 11 Y5 10 Y6 9 Y7 73. BCD译码器74LS49(Severn-segment Decoders)74LS49是常用的一种BCD码MSI器件，它的输入编码为4位的BCD码，输出为7位编码字。a f g e d bC七段显示器件结构输 /BI D 0 d 0 1 0 1 1 0 2 1 0 3 1 0 4 1 0 5 1 0 6 1 0 7 1 0 8 1 1 9 1 1 1 1 1 1 1 1 1 1 1 1 1 1入 C B d d 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1A d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1a 0 1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0b 0 1 1 1 1 1 0 0 1 1 1 0 0 1 0 0 0输 出 c d e 0 0 0 1 1 1 1 0 0 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 1 0 0 0 1 1 1 1 0 0 0 0 0 1 0 0 1 1 0 0 0f 0 1 0 0 0 1 1 1 0 1 1 0 0 1 1 1 0g 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 074LS49 真值表a f g e d bC⒈ 74LS49七段译码器的逻辑图 参见书P118图3.51。⒉ 逻辑符号74LS493BI A B C D5 1 2 4a b c d e f g11 10 9 8 6 13 12思考：一、如何设计74LS49 ？设：非十进制数的输入组合为无关项。例1 设计BCD译码器。A8A4 A2A1 d d d d d d思考：一、如何设计74LS49 ？设：非十进制数的输入组合为无关项。例1 设计BCD译码器。Y0 = m0 = A8A4A2A1 Y1 = m1 = A8A4A2A1 Y2 = m2 + d10 = A4A2A1 Y3 = m3 + d11 = A4A2A1 Y4 = m4 + d12 = A4A2A1 Y5 = m5 + d13 = A4A2A1 Y6 = m6 + d14 = A4A2A1 Y7 = m7 + d15 = A4A2A1 Y8 = m8 + d12 + d10 + d14 = A8A1 Y9 = m9 + d12 + d11 + d15 = A8A1A8A4 A2A1 Y Y 0 4Y1 Y3 Y2 Y5 Y7 Y6d d d dY8 Y9d d74LS154Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A8 A4 A2 A1思考：一、如何设计74LS49 ？设：非十进制数的输入组合为“全1/高阻” 。例1 设计BCD译码器。Y0 = m0 = A8A4A2A1 Y1 = m1 = A8A4A2A1 Y2 = m2 = A8A4A2A1 Y3 = m3 = A8A4A2A1 Y4 = m4 = A8A4A2A1 Y5 = m5 = A8A4A2A1 Y6 = m6 = A8A4A2A1 Y7 = m7 = A8A4A2A1 Y8 = m8 = A8A4A2A1 Y9 = m9 = A8A4A2A1A8A4 A2A1 Y Y 0 4Y1 Y3 Y2 Y5 Y7 Y61/z 1/z 1/z 1/zY8 Y91/z 1/z74LS42 / 445Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A8 A4 A2 A1例2 设计BCD七段数码显示译码器输入信号：BCD码DCBA 输出信号：控制数码管发光的信号 a、b、c、d、e、f、ge daf g bC真值表如下所示：输 /BI D 0 d 0 1 0 1 1 0 2 1 0 3 1 0 4 1 0 5 1 0 6 1 0 7 1 0 8 1 1 9 1 1 1 1 1 1 1 1 1 1 1 1 1 1入 C B d d 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1A d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1a 0 1 0 1 1 0 1 0 1 1 1 d d d d d db 0 1 1 1 1 1 0 0 1 1 1 d d d d d d输 出 c d e 0 0 0 1 1 1 1 0 0 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 1 0 0 d d d d d d d d d d d d d d d d d df 0 1 0 0 0 1 1 1 0 1 1 d d d d d dg 0 0 0 1 1 1 1 1 0 1 1 d d d d d daf g e d bC由真值表填出卡诺图①填入无关项d d d d d d d a d d d d d d d b d d d d d d d cdd d d ddd d d ddd d fa f g bCd ddd d d d d d gee d输入 DCBA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1输 出 a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d由真值表填出卡诺图②分别填“1‖1 1 1 1 1 1 d d d d d 1 1 d d a 1 d d 1 1 1 d d ge d1 1 1 1 11 1d d d d d1 1 d d b 1 d d1 1 11 1 1 1d d d d d1 1 d d c 11111 1 1dd d 1 1 1dd d11dd d fa1d ddd d d 1 def gbC1 1输入 DCBA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1输 出 a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d d③圈“0‖，找出反函数的最小覆盖(为得到与电路对应的 “或与”式)DC BA 1 d 1 1 1 d 1 1 1 d 111 1 a 1 1 d d 1 1dd d1d d11 1 b 1dd d1d d1111 1 cdd d1d d1dd111d11d11d d 1dd d1d d 1 11dd1d d11 1 ddddd 1 1d d1defg由卡诺图写出表达式，如下：DC BA 1 1 1 1 1 d d d d 1 1 d d a 1 1 1 1 1 1 d d d d 1 1 d d b 1 1 1 1 1 1 1 d d d d 1 1 d d ca = CA + DCBA + DB a = (C + A)( D + C + B + A) (D + B) b = CBA + CBA + DB b = (C + B + A)(C + B + A) (D + B) 三个表达式中各 c = CBA + DC c = C + B + A)(D + C)包含有一个由“d‖ 构成的多余项(绿 色)，为何？由卡诺图写出表达式，如下：DC BA 1 1 1 1 1 d d d d 1 1 d d a 1 1 1 1 1 1 d d d d 1 1 d d b 1 1 1 1 1 1 1 d d d d 1 1 d d ca = CA + DCBA + DB a = (C + A)( D + C + B + A) (D + B) b = CBA + CBA + DB b = (C + B + A)(C + B + A) (D + B) c = CBA + DC c = C + B + A)(D + C)当禁止显示输入 信号 /BI= 0时， 通过它们封锁a、 b和c 的输出。 参见电路图书 P118图3.51。由卡诺图写出d、e、f、g的表达式，如下：DC BA 1 1 1 1 1 d d d d d d 1 1 1 1 d d d d d d 1 1 1 1 1 d d d d 1 1 d d 1 1 1 1 1 d d d d 1 1 d ddefgd = CBA + CBA + CBA d = (C + B + A)(C + B + A) (C + B + A)e = A + CB e = A( C + B)f = BA + CB + DCA f = (B + A)(C + B)(D + C + A)g = CBA + DCB g = (C + B + A)(D + C + B)思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d 输 出 b c d e d d d d d d d d d d d d d d d d d d d d d d d d f d d d d d d g d d d d d d1 1 1 1 a 1 d d d d 1 1 d d思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d b 0 d 0 d 1 d 0 d 0 d 0 d 输 出 c d e d d d d d d d d d d d d d d d d d d f d d d d d d g d d d d d d1 1 1 1 d d d d a b 1 1 d d11 1思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d b 0 d 0 d 1 d 0 d 0 d 0 d 输 出 c d e 0 d d d 1 d d d 0 d d d 0 d d d 0 d d d 0 d d d f d d d d d d g d d d d d d1 1 1 1 1 1 1 c d d d d 1 1 d d思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d b 0 d 0 d 1 d 0 d 0 d 0 d 输 出 c d e 0 1 d d d 1 1 d d d 0 0 d d d 0 1 d d d 0 1 d d d 0 0 d d d f d d d d d d g d d d d d d1 1 1 1 1 d d d d d d d 1思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d b 0 d 0 d 1 d 0 d 0 d 0 d 输 出 c d e 0 1 1 d d d 1 1 0 d d d 0 0 0 d d d 0 1 0 d d d 0 1 1 d d d 0 0 0 d d d f d d d d d d g d d d d d d1 d d d 1 1 e d d d 1思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d b 0 d 0 d 1 d 0 d 0 d 0 d 输 出 c d e 0 1 1 d d d 1 1 0 d d d 0 0 0 d d d 0 1 0 d d d 0 1 1 d d d 0 0 0 d d d f 0 d 0 d 1 d 1 d 1 d 0 d g d d d d d d1 1 1 d d d 1 f d 1 1 d d思考：二、当给74LS49输入组合时，显示 的数字是什么？由卡诺图填出真值表的无关项部分，如下所示：/BI 10 1 11 1 12 1 13 1 14 1 15 1 输 D 1 1 1 1 1 1 入 C B A 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 a 0 d 0 d 0 d 1 d 0 d 0 d10b 0 d 0 d 1 d 0 d 0 d 0 d输 出 c d e 0 1 1 d d d 1 1 0 d d d 0 0 0 d d d 0 1 0 d d d 0 1 1 d d d 0 0 0 d d d11 12f 0 d 0 d 1 d 1 d 1 d 0 dg 1 d 1 d 1 d 1 d 1 d 0 d13 1411 1d d d1 1 d d1 1 1 g e fd显示的数字分别是15思考：三、重新设计74LS49，使数字6和9带头尾， 如图所示。并判断此设计影响非十进制 1010――1111输入的显示吗？a a6设计只需改变输出 a 和 d 的 表达式即可。分析其相应的 卡诺图，如下： a = CBA + DCBA + DB d = CBA + CBA + DCBAdDC BA91 11 1 1 1 add dd d1 1d d1 11 1 1 dd dd d11 d d这种设计不影响非十进制数的显示。三 、二进制译码器的级联 Cascading Binary Decoders当输入变量数 n大于器件的输入变量数时，可以用 多个二进制译码器的级联来实现。例 用两个 3-8 译码器组成 4-16 译码器。4-16译码器N3 N2 N1 N0DEC15 DEC14???DEC1 DEC0用两片74LS138 U1和U2级联起来, 见左图。 ①将输入的最高位 N3分别接到 U1./G2A及U2 .G1； ②整个级联电路的 使能输入/EN分别 接到U1 ./ G2B和 U2 ./ G2A 。+5VR74LS138G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC0N0 N1 N2 N3 /ENA B C/DEC1 /DEC2 /DEC3 /DEC4 /DEC5 /DEC6 /DEC7U174LS138G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC8 /DEC9 /DEC10 /DEC11 /DEC12 /DEC13 /DEC14 /DEC15U2当 /EN = 0时 ①若N3 = 0 则U2的输出无效(输出1), U1的输出为 按N2N1N0译码： /DECi = mi (i=0~7) ②若N3 = 1 则U1的输出无效(输出1), U2的输出为 按N2N1N0译码： /DECi = mi ( i = 8 ~ 15 )+5VR74LS138G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC0N0 N1 N2 N3 /ENA B C/DEC1 /DEC2 /DEC3 /DEC4 /DEC5 /DEC6 /DEC7U174LS138G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC8 /DEC9 /DEC10 /DEC11 /DEC12 /DEC13 /DEC14 /DEC15U2总的级联译码器的 输出逻辑表达式为：+5VR74LS138G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC0/DECi = /EN + mii = 0 ~ 15 式中 ：mi 为 N3N2N1N0 的对应最小项。N0 N1 N2 N3 /ENA B C/DEC1 /DEC2 /DEC3 /DEC4 /DEC5 /DEC6 /DEC7U174LS138G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC8 /DEC9 /DEC10 /DEC11 /DEC12 /DEC13 /DEC14 /DEC15U2例 设计一个 5-32 二进制译码器。采用四片 74LS138 和 一片74LS139组成一个树形 结构的级联译码器。 所谓树形结构，如下图所示：B A B& &C B&& & &Y0 Y1CCAY3Y2&Y0 Y1 Y2&BC&& &&Y4Y5 Y7 Y6A BC&& &A B&Y3CEN1 /EN2 ? 74LS139 /EN3 N3 N41G1A 1B 1Y2 1Y3 1Y0 1Y174LS138/EN0 ~7 /EN8 ~15 /EN16 ~23 /EN24 ~31G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 /DEC0 /DEC1 /DEC2 /DEC3 /DEC4 /DEC5 /DEC6 /DEC7U1N0 N1 N2U2 74LS138G1 G2A G2B此图为树形结构的5-32译码器。 ① 将输入的高位地址N4N3作为片选信 号分别接到U2 ~U5的/G2A； ②将输入的低位地址N2N1N0作为片内 信号分别接到U2 ~U5的地址端CBA。A B CY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7/DEC24 /DEC25 /DEC26 /DEC27 /DEC28 /DEC29 /DEC30 /DEC31U5总的级联译码器的输出逻辑表达式为/DECi = EN1 + /EN2 + /EN3 + mi i = 0 ~ 31式中 mi 为 N4N3N2N1N0 的对应最小项。此例中的树形结构又称为二级译码，速度较前例 4-16 译码器的一级译码要慢。当 n数更大时，可以采用树形结构的多级译码方 案。例 设计一个 9-512 二进制译码器。9-512 9译码器512EN174LS138/EN2A6 A7 A8Y0 G1 G2A Y1 A 1.1 B Y7 C 111xxxxxx???000xxxxxx 001xxxxxx74LS138Y0 G1 G2A Y1 A B 2.1 Y7 C 000111xxx???000000xxx 000001xxx74LS138Y0 G1 G2A Y1 A 3.1 B Y3 C 74LS138 Y0 G1 G2A Y1 A 3.2 B Y3 C Y8 Y9???Y0 Y1???Y774LS138 Y0 G1 G2A Y1 A 2.2 B Y7 CA3 A4 A5???Y15??????A0 A1 A274LS138 Y0 111000xxx G1 G2A Y1 A B 2.8 Y7 111111xxx C???74LS138 Y0 G1 G2A Y1 Y A 3.64Y B 3 C Y504 Y506???Y511译码器还可以采用矩形结构。Y0 Y1& Y4 & & Y4 & & Y6 &Y2&Y3所谓矩形结构， 如图所示：&Y7B0 B12-4 译 码F0 F1 F2 F3Y8 & &Y9 &Y10 &Y11Y12 & &Y13 &Y14 &Y15二 级 矩 形 译 码 电 路Y方向译码F0 F1 F2 F 32-4 译码B2 B3X方向译码译码器采用m×n矩形结构时， m、n越接近，电路越简单。如图所示：Y0 & & Y1 & Y2m+1 & & Y2m-1B0 Bn1n-2n 译 码Y0 Y1 Y2n-1Y2m&Y4m-1Yi & &Yi+1 &Y2mxn-1Y方向译码Y0 Y1 Y2m-1多 级 译 码 电 路当m、n是较大的译 码电路时，也可以 用矩阵译码实现。m-2m 译码A0Am-1X方向译码四、MSI二进制译码器应用举例 (Decoder Applications)⒈ 用二进制译码器实现组合逻辑函数 (Implementing Logic Functions Using Decoders) 因为 n-2n 二进制译码器的输出对应于 n 变量函数的 2n 个最小项，所以可以借用此器件来实现任何组合逻辑 函数。例1 用译码器74LS138实现 F(x,y,z) = ∑m(1,4,6,7)逻辑图如下所示：+5VR74LS138G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS20 F &z y x例2 设计一个一位全加器。 设： 输入端分别为：被加数输入xi、加数输入yi 、低位向本位的进位输入Ci-1 输出端分别为：本位的和输出Si 本位向高位的进位输出Ci 则一位全加器的真值表如下所示。Ci-1yi xi 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Si C i 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1由真值表得到 Si = ∑m3(1,2,4,7)Ci = ∑m3(3,5,6,7)由一片74LS138和一片74LS20组成的一位全加器。+5V74LS138 RG1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7? 74LS20 ≥1sixi yi Ci-1AB C? 74LS20 ≥1ci一位全加器逻辑图Si = ∑m3(1,2,4,7) Ci = ∑m3(3,5,6,7)⒉ 将译码器作为数据分配器(Demultiplexers)⑴ 数据分配器工作原理 如图所示为四路数据分配器的等效说明电路和逻辑图。Y2 Y1Y3Y0Y3 Y2 Y1 Y0 A1 A0II等效电路逻辑图四输出多路分配器逻辑符号图中：Y3 Y2 Y1 Y0I：传送数据输入端；A1，A0：地址码输 入端； Y3，Y2，Y1，Y0： 输入的数据通道 这种分配器被称为 “1~4多路分配器”。 表达式为：Yi = IA1 1 1&&&&A011逻辑符号1I其中： i 为地址码 An－1……A0 的十进制值。⑵ 用二进制译码器作为数据分配器例1 用1/2 74LS139作为四输出数据分配器。? ? 将使能端G 作为传送数据输入端，即 I 接至 G 端； 将地址输入端作为地址码输入端，即 A0位接A 地址 端； A1 位接B 地址端。 /Yi = IIA0 A11G 1A 1B 2G 2A 2B则：i 为地址码 A1A0 的十进制数1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y374LS139 数据输出例2 用74LS138作为八输出数据分配器? 将G作为数据输入端，G2A、G2A端接地； ? 将地址端CBA分别接地址码A2A1A0位。 则： yi = I i 为地址码 A2A1A0 的十进制数D1‖ 74LS138G1 G2A G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7IA0 A1 A2数据输出例2 用74LS154作为八输出数据分配器? 将A8作为数据输入端 I ，Y8、Y9端不用； ? 将输入端A4A2A1分别接地址码A2A1A0 。 则： yi = I i 为地址码 A2A1A0 的十进制数74LS154Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9数据输出IA2 A1 A0A8 A4 A2 A1不用例3 用74LS138作为64路数据分配器EN174LS138 74LS138 G1 G2A A B C G1 G2A A B CIA3 A4 A5G1 G2A A B CY0 Y1???Y0 Y1???Y0 Y1Y7Y7Y774LS138 Y0 Y1???Y8Y9 Y15A0 A1 A2Y774LS138 Y0 G1 G2A Y1 A B Y7 C???Y56 Y57???Y63习 题3.12 3.13 3.14 3.153.5.2编码器 Encoders当译码器的输出编码位数少于输入编码位数时， 这种器件称为编码器。通用结构如图所示，其中输入端为2n 个，输出为 n 位二进制数，因此它的输入输出关系正好与译码器的相 反。 约束条件：同一时刻只能有一个输入端有效。二进制 编码器2n位输入 I0 I1I2n-1y 0 y1n位输出yn-1二进制编码器原理图例 设计一个操作码形成器。当按下+、C、×各操作码时，要求产生加法、减法、乘 法的操作码01、10、11。① 真值表AB 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 C 0 1 0 1 0 1 0 1 Y1 Y0 0 0 0 1 1 0 d d 1 1 d d d d d d 操作 空操作 加法 减法 乘法② 卡诺图1 d d d 1 d 1 ddd1dY1Y0③ 输出函数表达式Y1 = A + B Y0 = A + C函数仅包括那些使其为1的输入组合。当且仅当输入代码中的仅一位为 1例 一个8位输入、3位输出的编码器。设计一个8-3二进制编码器。 输入: I0 ~ I7，输出: Y0 ~ Y2① 简化真值表I7 I6 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 I5 0 0 0 0 0 1 0 0 I4 0 0 0 0 1 0 0 0 I3 0 0 0 1 0 0 0 0 I2 0 0 1 0 0 0 0 0② 输出函数表达式I1 I0 Y2 Y1 Y0 Y0 = I1 + I3 + I5 + I7 0 1 0 0 0 Y1 = I2 + I3 + I6 + I7 1 0 0 0 1 Y2 = I4 + I5 + I6 + I7 0 0 0 1 0 当且仅当输入代码中的 0 0 0 1 1 一位为 1 ，输出编码不 0 0 1 0 0 可能重复。 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1③电路图I0 I1 I2I3≥1④ 逻辑符号Y0 8-3 编码器 I0 I1 Y0 I2 I3 Y1 I4 Y2 I5 I6 I7≥1Y1I4 I5 I6 I7≥1Y2Ii与Yj之间的关系：使Yj 为 1 的是那些Ii ，其下标 i 的 二进制数的第 j 位均为1。例 Y1 = I2+I3+I6+I7 即 Y1 = I010+I011+I110+I111根据前述的输出与输入下标的关系可以直接写出 16-4 编码器的输出函数表达式，如下：Y0 = I1 + I3 + I5 + I7 + I9 + I11 + I13 + I15 Y1 = I2 + I3 + I6 + I7 + I10 + I11 + I14 + I15 Y2 = I4 + I5 + I6 + I7 + I12 + I13 + I14 + I15 Y3 = I8 + I9 + I10 + I11 + I12 + I13 + I14 + I15（第三章 习题 3.17）编码器应用举例设计一个输血――受血判别器。输入变量： 输血者血型 Ai、 Bi、 ABi 、 Oi 受血者血型 Ao、 Bo、 ABo 、 Oo输出变量： 配血成功 F 根据配血原理，每次 输血者血型和受血者血型都 只能是一种血型，符合编码器的使用范围。 如下编码： A―00、 B―01、 AB―10 、 O―11Ai输 血 者 血 型 编 码 器G4 G3BiABi Oi输血―受血 判别器 G2 G1F受血者血型编码器Ai Bi ABi Oi编码器应用举例F = G4G3 + G2G1+G3G2G1 + G4G3G11 11 1 1 1 111AiBiABi Oi输 血 者 血 型 编 码 器G4 G3输血―受血 判别器 G2 G1F受血者血型编码器Ai Bi ABi OiG 4 G3 G2 G1 00 00 00 01 00 10 00 11 01 00 01 01 01 10 01 11 10 00 10 01 10 10 10 11 11 00 11 01 11 10 11 11F 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 1优先权编码器 Priority Encoders如果在任一时刻，允许 2n 个部件中有多个器件同 时提出请求，则 2n C n 二进制编码器产生的 n 位编码 必定有重复，而不能与输入请求的条件一一对应了。 为此，应对输入端进行优先权分配，使编码器仅 响应请求中优先权最高的有效输入端，并产生相应的 输出编码。这种具有指定输入端优先权顺序的编码器。 称为优先权编码器。 如：某工控系统中的优先级列表： 1.火警：最高优先级；2.主电源故障：次高；3. 系统安 全连锁：系统存在危险因素，自动报警；4. 系统连锁： 存在较小的系统险情；5. 机器状态1操作连锁：流水线 存在问题，如瓶颈现象；6. 机器状态2操作连锁；7. 机 器状态3操作连锁；8. 机器状态4操作连锁。8-3 优先权编码器的结构框图如下所示：设 优先权为： I7(最高) →I6 → I5 → I4 → I3 → I2 → I1 → I0I7I6I0优 先 权 处 理 逻 辑H7H68-3 二进制 编码器A2A1A074LS148EI I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A0H0例 MSI优先权编码器 74LS148 ① 逻辑符号如右图所示：GS EO② 真值表输1 0 0 0 0 0 0 0 0 0 d d d d d d d d d d d d d d d 0 1 0 1 1 d d d d d d 0 1 1 1 d d d d d 0 1 1 1 1入d d d d 0 1 1 1 1 1 d d d 0 1 1 1 1 1 1 d d 0 1 1 1 1 1 1 d 0 1 1 1 1 1 1 1输 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1出 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0/EI /I0 /I1 /I2 /I3 /I4 /I5 /I6 /I7/A2 /A1 /A0 /GS /EO1 1③ 优先权处理逻辑设 优先权为：I7(最高) →I6 → I5 → I4 → I3 → I2 → I1 → I0输入信号经优先权处理逻辑处理得到中间信号： H7、H6、 H5、 H4、 H3、 H2、 H1、 H0 Hi 与Ii的关系是：当 Ii 是最高优先权且为 1 时，Hi 才为 1。 即：H7 = I7 ④ 输出编码为： H6 = I7 I6 A2 = H4 + H5 + H6 + H7 H5 = I7 I6 I5 A1 = H2 + H3 + H6 + H7 H4 = I7 I6 I5 I4 A0 = H1 + H3 + H5 + H7H3 = I7 I6 I5 I4 I3 H2 = I7 I6 I5 I4 I3 I2 H1 = I7 I6 I5 I4 I3 I2 I1 H0 = I7 I6 I5 I4 I3 I2 I1 I0从上式很容易看出：如果有 多个输入请求有效，若 Ii 为其中 优先权最高者，则输出编码必定 对应 Ii 的下标量。⑤ 输出函数表达式A2 = H4 + H5 + H6 + H7 = I7 I6 I5 I4 + I7 I6 I5 + I7 I6 + I7 = I4 + I5 + I6 + I7 A1 = H2 + H3 + H6 + H7 = I7 I6 I5 I4 I3 I2 + I7 I6 I5 I4 I3 + I7 I6 + I7 = I5 I4 I2 + I5 I4 I3 + I6 + I7 A0 = H1 + H3 + H5 + H7 = I7 I6 I5 I4 I3 I2 I1 + I7 I6 I5 I4 I3 + I7 I6 I5 + I7 = I6 I4 I2 I1 + I6 I4 I3 + I6 I5 + I7⑥ 输出使能为：EO = I0 + I1 + …+ I7优先权编码器的级联若需要输入端 n&8 的编码器，则可用多片74LS148 级联起来。 如用4片74LS148级联成的 32-5 优先权编码器，输出 逻辑表达式的构成： RA2 = G3A2 + G2A2 + G1A2 + G0A2 RA1 = G3A1 + G2A1 + G1A1 + G0A1 RA0 = G3A0 + G2A0 + G1A0 + G0A0 RA4 = G3GS + G2GS RA3 = G3GS + G1GS 片间 GS 编码构成 片内编码 A2A1A0 构成74LS148/REQ31 /REQ30 /REQ24EI I7 I6 I0 EI I7 I6 I0 EI I7 I6A2 A1 A0GS EO/G3A2 /G3A1 /G3A0 /G3GS≥1RA4U3A2 A1 A0GS EO/G2A1 /G2A0 /G2GS /G2A2≥1RA3/REQ23 /REQ22≥1RA2/REQ16U2A2 A1 A0 GS EO/G1A2 /G1A1 /G1A0 /G1GS≥1/REQ15 /REQ14 /REQ8RA1I0EI I7 I6 I0U1A2 A1 A0 GS EO/G0A2 /G0A1 /G0A0 /G0GS≥1RA0/REQ7 /REQ6 /REQ0≥1RGSU0优先权编码器应用举例在多处理器系统中，需对各处理器争用总线作出仲裁。 ? ? 为提高仲裁速度，通常采用并行优先权仲裁方式。 在争用总线的各处理器进行优先权分配后，通过优 先权编码器和译码器进行裁决。 逻辑电路图参见书P128图3.62。3.5.3 三态缓冲器 Three-State Buffers三态是指器件的输出有三种状态： 即逻辑0 （L电平）、逻辑1 （H电平）和高阻抗状 态（或悬浮态）。 最基本的三态器件是三态缓冲器，又称为三态门或 三态驱动器。 三态缓冲器可使多个源数据分时共享一根公用线， 为了避免多个源数据同时驱动共享线，则不能在使能一 个源数据的同时使能另一个源数据。三态缓冲器逻辑符号1EN矩形符号1EN1EN1EN变形符号原码输出原码输出反码输出反码输出高有效使能 低有效使能高有效使能低有效使能8 个数据源共享一根数据线P74LS138EN1 /EN2 /EN3 SSRC0 SSRC1 SSRC2 G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 /SELP /SELQ /SELR /SELS /SELT /SELU /SELV /SELWQ RST U VAB CWSDATA一、标准的SSI及MSI三态缓冲器最常使用共享线的场合是多位数据总线。 例如：在8位微处理机系统中，数据总线的宽度 是8 bit，外围器件通常一次置8位数据到总线上。这样外围器件都在同一时刻使能8个三态缓冲器，因此，独立的使能输入端就都多余了。为减少总线应用中三 态缓冲器的芯片数及连线，MSI三态缓冲器中包含多个三态缓冲器并共用使能输入。MSI 74LS541为八三态缓冲器/G1 /G2 A1 A2 A3 A4 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS541G1 G2A1 A2 A3 Y1 Y2 Y3A4A5 A6 A7 A8Y4Y5 Y6 Y7 Y8A5A6A7A8Y8二、 MSI 三态缓冲器的应用举例 ⒈ 多端口输入D0 D1 D2 D3 D4 D5 D6 D7 READ INSEL1 INSEL2 INSEL3 G1 74LS541 G2 Y1 A1 Y2 A2 A3 Y3 Y4 A4 Y5 A5 Y6 A6 Y7 A7 Y8 A8 G1 G2 A1 A2 A3 A4 A5 A6 A7 A8 Y1 Y2 Y3 Y4??? ???微处理器DB [ 0~7 ]???用户 输入用户 输入???Y5 Y6 Y7 Y8⒉双向总线收发器74LS245 八三态总线收发器/G DIRA→B B→A B1A1 A2 A3 A4 A5 A6 A774LS245G DIR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5B2B3 B4 B5 B6 B7 B8B6B7 B8A83.5.4 多路选择器 Multiplexers多路选择器又称数据选择器，是一个数字开 关，可以从 n 路源数据中选择一路送至输出端。 假设有 n 组输入数据源，每组数据源的宽度 为 b 位二进制数，则反映输出关系的框图及等效 电路如下图所示。 其中高有效使能端EN的功能为： 当EN = 0 时，所有的输出为 0。① 多路选择器的结构框图使能 选择② 多路选择器的等效功能1D0sb bEN SEL D0 D1 b 数 据 输 出1D11Dn-1 2D0 2D1 2Dn-11Y…n组b位 数据源b2Y…Dn-1 bD0 bD1 bDn-1…例 1KB RAM：b = 8 n = 1024 s = 10 n = 2sbYSEL EN…③ 多路选择器输出逻辑表达式从 n 组数据源中选择哪一组源数据传送到输出端，由选择 输入端的输入值 S 决定。 S 与 n 的关系为：n = 2s(或 S = log2n)S 位选择信号有 2s 种组合(即最小项)。每一种组合对应选 择 n ( = 2s )组输入源数据中的一组。逻辑表达式为：KY = ∑EN ? i ? i m KDi=0n-1K = 1，2，…，b式中：KY为输出位， KDi是第 i 组输入源数据的第K位， mi 是 S 位选择输入变量的最小项。③ 多路选择器的原理图EN KD0 KD1 & &≥1KYKDn-1 m0 m1 S - n 二进制译码器 输入选择 S& mn-1一、标准的中规模多路选择器⒈ 八输入 1 位输出多路选择器74LS151? ? ? ? 一个低有效使能输入端/EN 三个选择输入端C、B、A 8 个数据输入端 D7～D0 输 入 /EN C B A 2 个互反输出 Y、/Y① 简化真值表1 0 0 0 0 0 0 0 0d 0 0 0 0 1 1 1 1d 0 0 1 1 0 0 1 1d 0 1 0 1 0 1 0 1输 Y 0 Do D1 D2 D3 D4 D5 D6 D7出 /Y 1 Do D1 D2 D3 D4 D5 D6 D7② 逻辑电路图/EN D0 D1D2D3D4D5 D6 D7 AY /YBC③ 逻辑符号74LS151EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y⒉ 二输入 4 位多路选择器 74LS157① 简化真值表输 /G 1 0 0 入 S d 0 1 输 出 1Y 2Y 3Y 4Y 0 0 0 0 1A 2A 3A 4A 1B 2B 3B 4B② 逻辑电路图/G S 1A 1B 2A 2B 3A 3B 3Y 4Y 1Y③ 逻辑符号G S 1A 1B 2A 2B 3A 3B 4A 4B 1Y 2Y 3Y 4Y2Y4A 4B⒊ 四输入 2 位多路选择器 74LS153① 简化真值表输 入 输 1Y 出 2Y② 逻辑电路图A B /1G/1G /2G B A10 0 0d d0 0 0 1 1 0001C0 2C0 1C1 2C1 1C2 2C21C01C1 1C2 1C3 /2G 2C0 2C1 2C2 2Y 1Y01 11C3 2C32C3③ 逻辑符号74LS153A B1G 1C0 1C1 1C2 1C32G 2C0 2C1 2C2 2C3 1Y 2Y⒋ 三态输出多路选择器具有三态输出的多路选择器，当其使能输入无效时， 将强制输出端处于高阻抗。 有三态输出端的多路选择器的输出端可以直接连接 在一起(参见举例)，使得用这种器件可以方便第组成更 大的多路选择器MUX。 常用的这种器件有74LS251，74LS253和74LS257等。二、多路选择器的扩展 Expanding Multiplexers1. 使用无三态输出的多路选择器及译码器例：设计一个32输入 1 位多路选择器。 ? ? ? ? 5个选择输入：XA4～XA0 32路输入：X31～X0 采用 4 个74LS151，每个器件可处理8个输入，这样 将输入分为4组，每组由一个74LS151处理 选择输入的低三位XA2～XA0 连接到 4 个74LS151的 C、B、A端，决定组内选择?选择输入的高二位XA4、XA3 通过一级2-4译码器1/2 74LS139产生 4 个输出，每个输出连接到一个 74LS151的使能输入端用74LS151组成的 32输入 1 位多路选择器74LS151XA0 XA1 XA2EN A B C ??? EN A B C ??? Y Y Y YX0X774LS139/XEN 1G 1A 1BXA3 XA41Y0 1Y1 1Y2 1Y3X8 X15≥1EN A B C ??? EN A B C ??? Y Y Y YXOUTX16 X23X24 X31⒉ 使用三态输出的多路选择器及译码器例：用74LS251设计一个32输入 1 位多路选择器。?当输出处于高阻态时，该输出线可以与其他输出 线直接连接在一起，并且不影响其他输出线的高、 低电平。 在任意时刻只能有一个74LS251被74LS139使能， 此时输出线XOUT和/XOUT上的逻辑值就是该被 使能的74LS251的输出值。 当输入使能/XEN无效时，所有74LS251的输出为 高阻态，输出线XOUT和/XOUT上的逻辑值不确 定。??用74LS251组成的 32输入 1 位多路选择器74LS251XA0 XA1 XA2EN A B C ??? EN A B C ??? Y Y Y YXOUT /XOUTX0X774LS139/XEN 1G 1A 1BXA3 XA41Y0 1Y1 1Y2 1Y3X8 X15X16 X23EN A B C ??? EN A B C ???Y YY YX24 X31⒊ 采用多级MUX的树形结构? 将多路选择器MUX分级连接，低一级(前一级) MUX的输出作为其高一级(后一级) MUX的数据 输入。 用选择输入信号的低位控制低一级MUX，高位 控制高一级MUX。 各级的使能输入可以同一控制。? ?例 采用多级树形结构组成64输入 1 位多路选择器。/EN74LS151XA0 XA1 XA2EN A B C D0 Y YX0 X7??? ??? ???D7 EN A B C D0D7U1Y Y74LS151XA3 XA4 XA5EN A B C D0 D1 D7 Y YX8 X15XOUT /XOUT U9U2???X56 X63EN A B C D0D7???Y YU864输入1位多路选择器⒋ MUX的输入组数 n 满足，位数 b 不满足/EN XA2~0例 采用74LS151组成的 8 输入 8 位多路选择器。74LS251 EN A B C Y 0Y D0 Y D1 D2 D3 D4 D5 D6 D7 74LS251 EN A B C Y 1Y D0 Y D1 D2 D3 D4 D5 D6 D7 74LS251 EN A B C Y 2Y D0 Y D1 D2 D3 D4 D5 D6 D7 74LS251 EN A B C Y 3Y D0 Y D1 D2 D3 D4 D5 D6 D70D0 0D1 0D2 0D3 0D4 0D5 0D DB7~0 0D0 71D0 1D1 1D2 1D3 1D4 1D5 1D6 1D72D0 2D1 2D2 2D3 2D4 2D5 2D6 2D73D0 3D1 3D2 3D3 3D4 3D5 3D6 3D7DB3~04D0 4D1 4D2 4D3 4D4 4D5 4D6 4D774LS251 EN A B C Y 4Y D0 Y D1 D2 D3 D4 D5 D6 D75D0 5D1 5D2 5D3 5D4 5D5 5D6 5D774LS251 EN A B C Y 5Y D0 Y D1 D2 D3 D4 D5 D6 D70D6 1D6 2D6 3D6 4D6 5D6 6D6 7D674LS251 EN A B C Y 6Y D0 Y D1 D2 D3 D4 D5 D6 D77D0 7D1 7D2 7D3 7D4 7D5 7D6 7D774LS251 EN A B 7Y C Y D0 Y D1 D2 D3 D4 D5 D6 D7DB7~4⒌ MUX的输入组数 n 、位数 b 均不满足XA3 例 XA2~0采用74LS151组成的 16 输入 8 位多路选择器。74LS251 EN A B C Y 0Y D0 Y D1 D2 D3 D4 D5 D6 D7 74LS251 EN A B C Y 1Y D0 Y D1 D2 D3 D4 D5 D6 D7 74LS251 EN A B C Y 7Y D0 Y D1 D2 D3 D4 D5 D6 D70D0 0D1 0D2 0D3 0D4 0D5 0D6 0D71D0 1D1 1D2 1D3 1D4 1D5 1D6 1D77D0 7D1 7D2 7D3 7D4 7D5 7D6 7D7DB7~00D8 0D9 0D10 0D11 0D12 0D13 0D14 0D1574LS251 EN A B C Y 0Y D0 Y D1 D2 D3 D4 D5 D6 D71D8 1D9 1D10 1D11 1D12 1D13 1D14 1D1574LS251 EN A B C Y 1Y D0 Y D1 D2 D3 D4 D5 D6 D77D8 7D9 7D10 7D11 7D12 7D13 7D14 7D1574LS251 EN A B C Y 7Y D0 Y D1 D2 D3 D4 D5 D6 D7三、用多路选择器实现任意组合逻辑函数例1 F (x,y,z) = ∑ m3 (1,2,6,7)① 选择 S ＝ 3 的MUX 74LS151 ，则：F = D0 ? 0 + D 1 ? 1 + D2 ? 2 + D 3 ? 3 + D4 ? 4 + D 5 ? 5 + D6 ? 6 + D 7 ? 7 m m m m m m m m把 x、y、z 分别连到 74LS151 的 C、B、A 选择端， 并使数据输入端为: D0 = D3 = D4 = D5 = 0 D1 = D2 = D6 = D7 = 1z y xEN A B C D0 D1 D2 D3 D4 D5 D6 D7则输出端Y的输出即为F。试比较用译码器实现。+5VYYFR②用“四选1‖多路选择器74LS153实现该三变量逻辑函数将函数 F 写成变量表达式： F (x,y,z) = ∑ m3 (1,2,6,7)=xyz+xyz+xyz+xyz =xyz+xyz+xy = ( x y ) ? z + ( x y ) ? z + ( x y ) ? 0 + ( x y ) ?1x、y 作为地址选择变量A、B， z、z、0、1作为MUX的源数据输入D， 则有： 3? 74LS153y xA B 1GF = ∑mi Dii=1= m0 D0 + m1 D1 + m2 D2 + m3D3式中 mi 为x、y的最小项， Di为： D0 = z, D1 = z, D2 = 0, D3 = 1 电路逻辑图如图所示。z 1 +5V1C0 1C1 1C2 1C31YFR用真值表、卡诺图的方法，采用74LS153实现逻辑函数。例2 F (x,y,z) = ∑m3 (1,2,3,6) 选用 4 输入 1 位多路选择器74LS153。① 列出函数F的真值表mi m1 m2 m3 m6x 0 0 0 1y 0 1 1 1z 1 0 1 0Di D0 = z D1 = 1+5Vz? 74LS153y xA B 1G 1C0 1C1 1C2 1YFD3 = z11C3② XY的卡诺图y0 1x01z 0 1 z例2 F (x,y,z) = ∑m3 (1,2,3,6) ③ 直接列出函数F的卡诺图xy z1 1 m0 m1 m3 m2 1 1 D0 = z D1 = 1z? 74LS153y xA B 1G1C0 1YF1 +5V1C1 1C2 1C3D2 = 0D3 = zR例3 F(w,x,y,z) = ∑m4 (3,4,5,6,7,9,10,12,14,15)① 选择有三个输入选择变量的 8 输入 1 位多路选择器 74LS151。将 w、x、y 分别接入地址端，z 接入数据 端。wx yz74LS151y x w zEN A B C D0 D1 D2 D3 D4 D5 D6 D71 1 m0 m2 m6 m4 1 1YYF1 1 1 m1 m3 m7 m5 1 1 1D0 = 0 D3 = 1 D6 = z D1 = z D4 = z D7 = 1 D2 = 1 D5 = z+ 5V1试比较用译码器实现。例3 F(w,x,y,z) = ∑m4 (3,4,5,6,7,9,10,12,14,15)② 选择4 输入 1 位多路选择器74LS153。 将w、x、y 作为地址端，z 作为数据端。wxyz74LS153y x w zA B 1G1 1 m0 m2 m2 m0 1 11C01C1 1C2 1C31Y1 1 1 m1 m3 m3 m1 1 1 1当w = 0 时：D0 = 0 D1 = z D2 = 1 D3 = 1+5V1 1≥1F2G2C0 2C1 2C2 2C3 2Y当w = 1 时：D0 = z D1 = z D2 = z D3 = 1例4 F(A,B,C,D) = ∑m4 (0,1,5,6,9,11,12,13)① 若选择 A、B、C 为地址端输入， D为数据端输入。如图所示 AB74LS151C B A 1 0 D D D D 1 0EN A B C D0 D1 D2 D3 D4 D5 D6 D7CD1 1 m0 m2 m6 m4 1 1 1 1 1 m1 m3 m7 m5 1Y YF② 若选择 A、B、D 为地址端输入， C 为数据端输入。 AB CD m m m m74LS151C B A 1 0 D D D D 1 0EN A B C D0 D1 D2 D3 D4 D5 D6 D7102164YFY1 1 1 1 m1 m3 m7 m5 1m0EN A B C D0 D1 D2 D3 D4 D5 D6 D7m21m6m4D B A C C C C 0 1 C CY YF③若选择 A、C、D 为地址端输入， B 为数据端输入。 AB CD74LS151C B A 1 0 D D D D 1 0EN A B C D0 D1 D2 D3 D4 D5 D6 D71m01m4YFm1 1 1 m3 m2 1C B A C C C C 0 1 C CEN A B C D0 D1 D2 D3 D4 D5 D6 D7m5 1 1 m7 1 m6D C A B 1 B 0 B 1 0 BEN A B C D0 D1 D2 D3 D4 D5 D6 D7YY YFY YF④ 若选择 B、C、D 为地址端输入， A 为数据端输入。 AB CD m m74LS151C B A 1 0 D D D D 1 0EN A B C D0 D1 D2 D3 D4 D5 D6 D7 EN A B C D0 D1 D2 D3 D4 D5 D6 D71 10m1m3 m2EN A B C D0 D1 D2 D3 D4 D5 D6 D7m4 1 m5 1 1 m710Ym1m3 m2这是 24 种设计方案中的 4 种。FY1 1m6D B A C C C C 0 1 C CY YFD C A B 1 B 0 B 1 0 BEN A B C D0 D1 D2 D3 D4 D5 D6 D7Y YFD C B A 1 0 A A 1 A 0Y YF例5 F(A,B,C,D) = ∑m4 (0,1,5,6,9,11,12,13)若选择C、A、B为地址端输入， D 为数据端输入。由于改变了原有的 变量的先后次序，如图所示，则称为 “非常规顺序的设计”。 非常规顺序的设计要将函数的最小 项按新的变量顺序重新进行编排，得到 新的表达式和相应的卡诺图，然后进行 设计。B A C 1 D D 1 0 D D 0EN A B C D0 D1 D2 D3 D4 D5 D6 D7YYFF (A,B,C,D) = ∑m (0,1,5,6,9,11,12,13 )= ABCD+ABCD+ABCD+ABCD+ABCD+ABCD +ABCD+ABCD= CABD+CABD+CABD+CABD+CABD+CABD+CABD+CABD 得到： F (C,A,B,D) = ∑m (0,1,3,5,6,7,10,13 ) D0~7 = 1DD10DD0 表达式的方法太繁。例5 F(A,B,C,D) = ∑m4 (0,1,5,6,9,11,12,13)将改变后的函数 F 填入卡诺图，则 F (C,A,B,D) = ∑m (0,1,3,5,6,7,10,13 ) BD CAEN A B C D0 D1 D2 D3 D4 D5 D6 D71 m0 m2 m6 m4 1 1 1 1 1 m1 m3 m7 m5 1 1B A C 1 D D 1 0 D D 0YYF例5 F(A,B,C,D) = ∑m4 (0,1,5,6,9,11,12,13)事实上，此设计也可以通过卡诺图进行。 由原变量顺序的卡诺图进行分析，按照新的顺序 CAB 分别找出相应的 8 个最小项，关键在于要能够按 照新的顺序找出相应的最小项。 CD ABB A C 1 D D 1 0 D D 0EN A B C D0 D1 D2 D3 D4 D5 D6 D71 1 m0 m1 m3 m2 1 1 1 1 1 m4 m5 m7 m6 1Y YF由此卡诺图得到的设计结果与前例是一致的。例5 F(A,B,C,D) = ∑m4 (0,1,5,6,9,11,12,13)CDAB1 1 m0 m4 m5 m1 1 1 1 11 m2 m6 m7 m3 1A C B 1 D 0 D D 1 D 0EN A B C D0 D1 D2 D3 D4 D5 D6 D7YYF如前，按照新的顺序 BCA 分别找出相应的 8 个最小项。四、多路选择器与多路分配器的配合应用? 多路选择器从 n 个源数据中选择一个传送到总线上。 ? 数据分配器将接收从总线上传来的数据并分配给 m 个 目的设备中的任意一个。SRCDATA0 SRCDATA1 SRCDATA2 SRCDATAn-2 SRCDATAn-10 1 2n-2 n-1 SHn-1 多 路 选 择 器YI数 据 多 路 分 配 器SK0 1 2DSTDATA0 DSTDATA1 DSTDATA2 DSTDATAm-2 DSTDATAm-1n-2 n-1 S1S1SRCSELH-1~0DSTSELK-1~0习 题3.21 3.223.5.5 奇偶校验电路 Parity Circuit一、异或运算及异或门 Exclusive-OR Operation & Exclusive-OR Gates AB = AB =AB = AB矩形符号=1 =1 =1 =1变形符号A?B = AB =AB = AB = AB= A?B矩形符号=1 =1 =1 =1变形符号常用的小规模异或门： ① 2输入4异或门74LS861A 1B 2A 2B