Y7C1032WCSS0418V1F256K ×18同步3.3V高速缓存RAM特点o支持117 - MHz的微处理器的高速缓存系统零等待状态o 256K由18个通用I / Oo快速时钟到输出时间- 7.5纳秒（ 117 - MHz的版本）o双位环绕式计数器支持两种接口叶或线性突发序列o独立的处理器和控制器地址选通提供直接的接口与所述处理器和外部高速缓存控制器o同步自定时写o异步输出使能oI / O的能力2.5-3.3V操作o JEDEC标准的引脚排列o 100引脚TQFP封装o ZZ “睡眠”模式功能说明该WCSS0418V1F是3.3V ， 256K 18同步缓存RAM的设计，高速微处理器接口以最小的胶合逻辑。从时钟的最大访问延迟上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台Tures的第一地址中的一个脉冲串和递增地址自动的突发访问的其余部分。在允许WCSS0418V1F双方交错或线性突发SE-quences ，由MODE输入管脚选择。高一的选择交错突发序列，而低选择线性爆序列。突发的访问可以与处理器来启动地址选通（ ADSP ）或高速缓存控制器地址频闪（ ADSC ）的投入。地址前进，由此来控制地址地位（ ADV ）的输入。一个同步自定时写机构设置SIM-化了的写接口。一个同步的芯片使能输入和异步输出使能输入提供了方便的控制银行选择和输出三态控制。逻辑框图CLKADVADSCADSPA[17:0]GWBWEBW1模式(A0,A1) 2BURST Q0CE计数器Q1CLRQ地址CE注册D16181816256K ×18内存ARRAYDQDQ [15：8 ]BYTEWRITE注册QDQ [7：0 ]BYTEWRITE注册DBW0CE1CE2CE3DENABLE QCE注册CLK1818输入注册CLKOEZZ睡觉控制DQ[15:0]DP[1:0]选购指南WCSS7最大访问时间（纳秒）最大工作电流（mA ）最大待机电流（mA ）Intel和Pentium是Intel Corporation的注册商标。WCSS08.032510.07.535010.0文件编号： 38-05245牧师**修订后的一月05,2002WCSS0418V1F销刀豆网络gurations100引脚TQFPOEADSCBWS1BWS0ADSPADV8483BWECE1CE2CE3VDDCLKVSSGWNCNCA6A7A882999897969594939291908988878685NCNCNCVDDQVSSNCNCDQ8DQ9VSSVDDQDQ10DQ11NCVDDNCVSSDQ12DQ13VDDQVSSDQ14DQ15DP1NCVSSVDDQNCNCNC1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484910081A9807978777675747372717069A10NCNCVDDQVSSNCDP0DQ7DQ6VSSVDDQDQ5DQ4VSSNCVDDZZDQ3DQ2VDDQVSSDQ1DQ0NCNCVSSVDDQNCNCNCBYTE0WCSS0418V1F68676665646362616059585756555453525150A17BYTE1模式A5A4A3A2A1A0DNUDNUA11A12A13A14VSS文件编号： 38-05245牧师**DNUDNUVDDA15A16第18页2WCSS0418V1F销刀豆网络gurations（续）119球BGA1ABCDEFGHJKLMNPRTUVDDQNCNCDQbNCVDDQNCDQbVDDQNCDQbVDDQDQbNCNCNCVDDQ2ACE2ANCDQbNCDQbNCVDDDQbNCDQbNCDQPbAANC3AAAVSSVSSVSSBWbVSSNCVSSVssVSSVSSVSS模式ANC4ADSPADSCVDDNCCE1OEADVGWVDDCLKNCBWEA1A0VDDNCNC5AAAVSSVSSVSSVssVSSNCVSSBWaVSSVSSVSSVSSANC6ACE3ADQPaNCDQaNCDQaVDDNCDQaNCDQaNCAANC7VDDQNCNCNCDQaVDDQDQaNCVDDQDQaNCVDDQNCDQaNCZZVDDQ引脚说明名字ADSCI / O输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入时钟输入 -同步描述地址选通从控制器，取样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。地址选通从处理器，采样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE1被拉高高。A1, A0地址输入端，这些输入端送入的片上数据串计数器的最低有效位，以及作为用于访问在存储器阵列中的特定存储器位置。用于与一个一起地址输入[1:0]选择的256K地址的地点之一。采样在CLK的上升沿，如果CE1，CE2和CE3采样活跃， ADSP或者是ADSC低电平有效。字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的上升沿。 BWS0控制DQ[7:0]和DP0， BWS1控制DQ[15:8]和DP1。见写周期说明表的进一步细节。提前投入使用，推动片上地址计数器。当LOW内部突发计数器前进中的一个脉冲串序列。突发序列使用MODE输入选择。字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须低电平进行字节写操作。环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行一个全局写的，独立的BWE和BWS的状态[1:0]。全球覆盖写入字节写入。时钟输入。用于捕获所有的同步输入到设备中。芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联2和CE3选择/取消选择该设备。 CE1门ADSP 。ADSPA[1:0]A[17:2]BWS[1:0]ADVBWEGWCLKCE1文件编号： 38-05245牧师**第18页3WCSS0418V1F引脚说明（续）名字CE2CE3OEI / O输入 -同步输入 -同步描述芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用CE1和CE3选择/取消选择该设备。芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联1和CE2选择/取消选择该设备。输入 -输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，异步的I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入数据引脚。输入 -打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机异步模式，其中所有其他输入将被忽略，但在存储器阵列中的数据被保持。离开ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。-模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂顺序。模式引脚有一个内部上拉电阻。双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据通过[17:0]在读周期的前一个时钟的上升。销的方向由控制OE与内部控制逻辑结合。当OE是低电平时，引脚用作输出。当HIGH ， DQ[15:0]和DP[1:0]被放置在一个三态条件。的输出是自动三态检测写周期时。双向数据奇偶校验线。这些行为等同于DQ[15:0]如上所述。这些信号分别可以用作奇偶校验位的字节0和1 。电源输入到该装置的核心。应连接到3.3V电源。地面的装置。应连接到该系统的地面。电源为I / O电路。应连接到一个2.5或3.3V电源。未连接。不要用针。悬空或连接到低电平。单一的读访问一个单一的读访问开始时，在下列条件是满足于时钟的上升： （ 1 ） CE1，CE2和CE3都是AS-牢固插入活性，和（2）的ADSP或ADSC被置低（如果访问由ADSC开始，写输入必须deassert-在这第一个周期ED） 。呈现给AD-地址裙输入锁存到地址寄存器和脉冲串计数器/控制逻辑和提供给存储器核心。如果OE输入为低电平时，所请求的数据将可用在数据的最大输出到吨CDV后时钟的上升。 ADSP如果CE被忽略1为高。单写访问发起的ADSP当满足以下条件，卫星 - 该访问被启动isfied在时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃， （ 2 ） ADSP被置为低电平。地址预sented被加载到地址寄存器和脉冲串计数器/控制逻辑和递送到RAM核心。写输入（ GW ， BWE和BWS[1:0]）在这个被忽略第一时钟周期。如果写输入被置为有效（见写周期说明表中的相应规定，指示在下一个时钟上升写） ，相应的数据将锁存，并写入到器件中。字节写操作是不允许的。在字节写入， BWS0控制DQ[7:0]和DP0而BWS1控制DQ[15:8]和DP1。所有I / O的三态很好地协同荷兰国际集团字节写操作。由于这些都是常见的I / O设备时，OE异步输入信号必须被拉高，并且第18页4ZZ模式DQ[15:0]I / O-同步DP[1:0]VDDVSSVDDQNCDNUI / O-同步电源地I / O电源供应--功能概述所有同步输入通过输入寄存器控制通过在时钟的上升沿。从最大访问延迟在时钟的上升（TCDV）为7.5纳秒（ 117 - MHz器件） 。该WCSS0418V1F支持系统的二级缓存利用线性或交错突发序列。在 -terleaved一阵为了支持Pentium和i486的处理器。线性脉冲串序列适合于采用的处理器线性突发序列。突发顺序是用户可选择的，并且通过采样MODE输入来确定。可以访问可与任何处理器地址选通脉冲启动（ ADSP ）或控制器地址选通（ ADSC ） 。地址高级 -彪通过突发序列由ADV IN-控制放。一个双位片上环绕串计数器捕获在突发序列首地址，并自动递增该地址的突发访问的其余部分。字节写操作均合格的字节写使能（ BWE ）和字节写选择（ BW[3:0]）输入。全局写启用（ GW ）将覆盖所有写字节输入和写入数据所有四个字节。所有的写操作都简化片上同步的理性的自定时写电路。三个同步片选（ CE1，CE2，CE3）和一个异步输出使能（OE ）为方便银行SE-经文和输出三态控制。如果CE ADSP被忽略1为高。文件编号： 38-05245牧师**WCSS0418V1F的I / O必须被三态之前的数据的表示，以DQ[15:0]和DP[1:0]。为安全起见，数据线三态一旦写周期被检测，而不管OE的状态。单写访问发起ADSC当满足下列条件，这写访问权限启动满足于时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高高，和（4）的写输入信号（毛重， BWE ，和BWS[1:0])表示写访问。 ADSC被忽略，如果ADSP为低电平有效。呈现被加载到地址寄存器中的地址，突发计数器/控制逻辑和递送到RAM核心。该向DQ信息[15:0]和DP[1:0]将被写入到指定的地址位置。字节写操作是允许的，与BWS0控制DQ[7:0]和DP0而BWS1控DQ[15:8]和DP1。所有I / O的三态时，写操作检测，甚至一个字节写操作。由于这些都是常见的I / O设备恶习，异步OE输入信号必须被拉高和I / O都必须是三态之前的介绍数据DQ[15:0]和DP[1:0]。为安全起见，该数据线被三态一旦写周期被检测到，考虑以下各项OE少的状态。表1.计数器实现对英特尔(R)奔腾/ 80486处理器的序列第一次地址AX + 1, Ax00011011第二地址AX + 1, Ax01001110第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11100100表2.计数器实现一个线性序列第一次地址AX + 1, Ax00011011睡眠模式ZZ的输入引脚是一个异步输入。断言ZZ高放置的SRAM中一个节电“睡眠”模式。两时钟周期都需要从这个“休眠”进入或退出模式。在此模式下，数据的完整性是有保证。 AC-正如事实时进入“睡眠”模式挂起并不是CON-才是有效也不是操作完成瓜拉尼开球。该设备必须在进入之前取消“睡眠”模式。 CE1，CE2，CE3， ADSP和ADSC必须保持处于非活动状态吨的持续时间ZZREC在ZZ输入后回报低。第二地址AX + 1, Ax01101100第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11000110突发序列该系列器件提供了2位环绕式爆计数器的SRAM中。突发计数器由美联储[1:0],并且可以按照线性或交错猝发顺序。该脉冲串顺序由MODE输入的状态来确定。一低电平模式选择线性突发序列。一个高点模式选择交错突发秩序。离开模式未连接将导致器件默认为一个交织爆序列。文件编号： 38-05245牧师**第18页5Y7C1032WCSS0418V1F256K ×18同步3.3V高速缓存RAM特点o支持117 - MHz的微处理器的高速缓存系统零等待状态o 256K由18个通用I / Oo快速时钟到输出时间- 7.5纳秒（ 117 - MHz的版本）o双位环绕式计数器支持两种接口叶或线性突发序列o独立的处理器和控制器地址选通提供直接的接口与所述处理器和外部高速缓存控制器o同步自定时写o异步输出使能oI / O的能力2.5-3.3V操作o JEDEC标准的引脚排列o 100引脚TQFP封装o ZZ “睡眠”模式功能说明该WCSS0418V1F是3.3V ， 256K 18同步缓存RAM的设计，高速微处理器接口以最小的胶合逻辑。从时钟的最大访问延迟上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台Tures的第一地址中的一个脉冲串和递增地址自动的突发访问的其余部分。在允许WCSS0418V1F双方交错或线性突发SE-quences ，由MODE输入管脚选择。高一的选择交错突发序列，而低选择线性爆序列。突发的访问可以与处理器来启动地址选通（ ADSP ）或高速缓存控制器地址频闪（ ADSC ）的投入。地址前进，由此来控制地址地位（ ADV ）的输入。一个同步自定时写机构设置SIM-化了的写接口。一个同步的芯片使能输入和异步输出使能输入提供了方便的控制银行选择和输出三态控制。逻辑框图CLKADVADSCADSPA[17:0]GWBWEBW1模式(A0,A1) 2BURST Q0CE计数器Q1CLRQ地址CE注册D16181816256K ×18内存ARRAYDQDQ [15：8 ]BYTEWRITE注册QDQ [7：0 ]BYTEWRITE注册DBW0CE1CE2CE3DENABLE QCE注册CLK1818输入注册CLKOEZZ睡觉控制DQ[15:0]DP[1:0]选购指南WCSS7最大访问时间（纳秒）最大工作电流（mA ）最大待机电流（mA ）Intel和Pentium是Intel Corporation的注册商标。WCSS08.032510.07.535010.0文件编号： 38-05245牧师**修订后的一月05,2002WCSS0418V1F销刀豆网络gurations100引脚TQFPOEADSCBWS1BWS0ADSPADV8483BWECE1CE2CE3VDDCLKVSSGWNCNCA6A7A882999897969594939291908988878685NCNCNCVDDQVSSNCNCDQ8DQ9VSSVDDQDQ10DQ11NCVDDNCVSSDQ12DQ13VDDQVSSDQ14DQ15DP1NCVSSVDDQNCNCNC1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484910081A9807978777675747372717069A10NCNCVDDQVSSNCDP0DQ7DQ6VSSVDDQDQ5DQ4VSSNCVDDZZDQ3DQ2VDDQVSSDQ1DQ0NCNCVSSVDDQNCNCNCBYTE0WCSS0418V1F68676665646362616059585756555453525150A17BYTE1模式A5A4A3A2A1A0DNUDNUA11A12A13A14VSS文件编号： 38-05245牧师**DNUDNUVDDA15A16第18页2WCSS0418V1F销刀豆网络gurations（续）119球BGA1ABCDEFGHJKLMNPRTUVDDQNCNCDQbNCVDDQNCDQbVDDQNCDQbVDDQDQbNCNCNCVDDQ2ACE2ANCDQbNCDQbNCVDDDQbNCDQbNCDQPbAANC3AAAVSSVSSVSSBWbVSSNCVSSVssVSSVSSVSS模式ANC4ADSPADSCVDDNCCE1OEADVGWVDDCLKNCBWEA1A0VDDNCNC5AAAVSSVSSVSSVssVSSNCVSSBWaVSSVSSVSSVSSANC6ACE3ADQPaNCDQaNCDQaVDDNCDQaNCDQaNCAANC7VDDQNCNCNCDQaVDDQDQaNCVDDQDQaNCVDDQNCDQaNCZZVDDQ引脚说明名字ADSCI / O输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入时钟输入 -同步描述地址选通从控制器，取样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。地址选通从处理器，采样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE1被拉高高。A1, A0地址输入端，这些输入端送入的片上数据串计数器的最低有效位，以及作为用于访问在存储器阵列中的特定存储器位置。用于与一个一起地址输入[1:0]选择的256K地址的地点之一。采样在CLK的上升沿，如果CE1，CE2和CE3采样活跃， ADSP或者是ADSC低电平有效。字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的上升沿。 BWS0控制DQ[7:0]和DP0， BWS1控制DQ[15:8]和DP1。见写周期说明表的进一步细节。提前投入使用，推动片上地址计数器。当LOW内部突发计数器前进中的一个脉冲串序列。突发序列使用MODE输入选择。字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须低电平进行字节写操作。环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行一个全局写的，独立的BWE和BWS的状态[1:0]。全球覆盖写入字节写入。时钟输入。用于捕获所有的同步输入到设备中。芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联2和CE3选择/取消选择该设备。 CE1门ADSP 。ADSPA[1:0]A[17:2]BWS[1:0]ADVBWEGWCLKCE1文件编号： 38-05245牧师**第18页3WCSS0418V1F引脚说明（续）名字CE2CE3OEI / O输入 -同步输入 -同步描述芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用CE1和CE3选择/取消选择该设备。芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联1和CE2选择/取消选择该设备。输入 -输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，异步的I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入数据引脚。输入 -打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机异步模式，其中所有其他输入将被忽略，但在存储器阵列中的数据被保持。离开ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。-模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂顺序。模式引脚有一个内部上拉电阻。双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据通过[17:0]在读周期的前一个时钟的上升。销的方向由控制OE与内部控制逻辑结合。当OE是低电平时，引脚用作输出。当HIGH ， DQ[15:0]和DP[1:0]被放置在一个三态条件。的输出是自动三态检测写周期时。双向数据奇偶校验线。这些行为等同于DQ[15:0]如上所述。这些信号分别可以用作奇偶校验位的字节0和1 。电源输入到该装置的核心。应连接到3.3V电源。地面的装置。应连接到该系统的地面。电源为I / O电路。应连接到一个2.5或3.3V电源。未连接。不要用针。悬空或连接到低电平。单一的读访问一个单一的读访问开始时，在下列条件是满足于时钟的上升： （ 1 ） CE1，CE2和CE3都是AS-牢固插入活性，和（2）的ADSP或ADSC被置低（如果访问由ADSC开始，写输入必须deassert-在这第一个周期ED） 。呈现给AD-地址裙输入锁存到地址寄存器和脉冲串计数器/控制逻辑和提供给存储器核心。如果OE输入为低电平时，所请求的数据将可用在数据的最大输出到吨CDV后时钟的上升。 ADSP如果CE被忽略1为高。单写访问发起的ADSP当满足以下条件，卫星 - 该访问被启动isfied在时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃， （ 2 ） ADSP被置为低电平。地址预sented被加载到地址寄存器和脉冲串计数器/控制逻辑和递送到RAM核心。写输入（ GW ， BWE和BWS[1:0]）在这个被忽略第一时钟周期。如果写输入被置为有效（见写周期说明表中的相应规定，指示在下一个时钟上升写） ，相应的数据将锁存，并写入到器件中。字节写操作是不允许的。在字节写入， BWS0控制DQ[7:0]和DP0而BWS1控制DQ[15:8]和DP1。所有I / O的三态很好地协同荷兰国际集团字节写操作。由于这些都是常见的I / O设备时，OE异步输入信号必须被拉高，并且第18页4ZZ模式DQ[15:0]I / O-同步DP[1:0]VDDVSSVDDQNCDNUI / O-同步电源地I / O电源供应--功能概述所有同步输入通过输入寄存器控制通过在时钟的上升沿。从最大访问延迟在时钟的上升（TCDV）为7.5纳秒（ 117 - MHz器件） 。该WCSS0418V1F支持系统的二级缓存利用线性或交错突发序列。在 -terleaved一阵为了支持Pentium和i486的处理器。线性脉冲串序列适合于采用的处理器线性突发序列。突发顺序是用户可选择的，并且通过采样MODE输入来确定。可以访问可与任何处理器地址选通脉冲启动（ ADSP ）或控制器地址选通（ ADSC ） 。地址高级 -彪通过突发序列由ADV IN-控制放。一个双位片上环绕串计数器捕获在突发序列首地址，并自动递增该地址的突发访问的其余部分。字节写操作均合格的字节写使能（ BWE ）和字节写选择（ BW[3:0]）输入。全局写启用（ GW ）将覆盖所有写字节输入和写入数据所有四个字节。所有的写操作都简化片上同步的理性的自定时写电路。三个同步片选（ CE1，CE2，CE3）和一个异步输出使能（OE ）为方便银行SE-经文和输出三态控制。如果CE ADSP被忽略1为高。文件编号： 38-05245牧师**WCSS0418V1F的I / O必须被三态之前的数据的表示，以DQ[15:0]和DP[1:0]。为安全起见，数据线三态一旦写周期被检测，而不管OE的状态。单写访问发起ADSC当满足下列条件，这写访问权限启动满足于时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高高，和（4）的写输入信号（毛重， BWE ，和BWS[1:0])表示写访问。 ADSC被忽略，如果ADSP为低电平有效。呈现被加载到地址寄存器中的地址，突发计数器/控制逻辑和递送到RAM核心。该向DQ信息[15:0]和DP[1:0]将被写入到指定的地址位置。字节写操作是允许的，与BWS0控制DQ[7:0]和DP0而BWS1控DQ[15:8]和DP1。所有I / O的三态时，写操作检测，甚至一个字节写操作。由于这些都是常见的I / O设备恶习，异步OE输入信号必须被拉高和I / O都必须是三态之前的介绍数据DQ[15:0]和DP[1:0]。为安全起见，该数据线被三态一旦写周期被检测到，考虑以下各项OE少的状态。表1.计数器实现对英特尔(R)奔腾/ 80486处理器的序列第一次地址AX + 1, Ax00011011第二地址AX + 1, Ax01001110第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11100100表2.计数器实现一个线性序列第一次地址AX + 1, Ax00011011睡眠模式ZZ的输入引脚是一个异步输入。断言ZZ高放置的SRAM中一个节电“睡眠”模式。两时钟周期都需要从这个“休眠”进入或退出模式。在此模式下，数据的完整性是有保证。 AC-正如事实时进入“睡眠”模式挂起并不是CON-才是有效也不是操作完成瓜拉尼开球。该设备必须在进入之前取消“睡眠”模式。 CE1，CE2，CE3， ADSP和ADSC必须保持处于非活动状态吨的持续时间ZZREC在ZZ输入后回报低。第二地址AX + 1, Ax01101100第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11000110突发序列该系列器件提供了2位环绕式爆计数器的SRAM中。突发计数器由美联储[1:0],并且可以按照线性或交错猝发顺序。该脉冲串顺序由MODE输入的状态来确定。一低电平模式选择线性突发序列。一个高点模式选择交错突发秩序。离开模式未连接将导致器件默认为一个交织爆序列。文件编号： 38-05245牧师**第18页5Y7C1032WCSS0418V1F256K ×18同步3.3V高速缓存RAM特点o支持117 - MHz的微处理器的高速缓存系统零等待状态o 256K由18个通用I / Oo快速时钟到输出时间- 7.5纳秒（ 117 - MHz的版本）o双位环绕式计数器支持两种接口叶或线性突发序列o独立的处理器和控制器地址选通提供直接的接口与所述处理器和外部高速缓存控制器o同步自定时写o异步输出使能oI / O的能力2.5-3.3V操作o JEDEC标准的引脚排列o 100引脚TQFP封装o ZZ “睡眠”模式功能说明该WCSS0418V1F是3.3V ， 256K 18同步缓存RAM的设计，高速微处理器接口以最小的胶合逻辑。从时钟的最大访问延迟上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台Tures的第一地址中的一个脉冲串和递增地址自动的突发访问的其余部分。在允许WCSS0418V1F双方交错或线性突发SE-quences ，由MODE输入管脚选择。高一的选择交错突发序列，而低选择线性爆序列。突发的访问可以与处理器来启动地址选通（ ADSP ）或高速缓存控制器地址频闪（ ADSC ）的投入。地址前进，由此来控制地址地位（ ADV ）的输入。一个同步自定时写机构设置SIM-化了的写接口。一个同步的芯片使能输入和异步输出使能输入提供了方便的控制银行选择和输出三态控制。逻辑框图CLKADVADSCADSPA[17:0]GWBWEBW1模式(A0,A1) 2BURST Q0CE计数器Q1CLRQ地址CE注册D16181816256K ×18内存ARRAYDQDQ [15：8 ]BYTEWRITE注册QDQ [7：0 ]BYTEWRITE注册DBW0CE1CE2CE3DENABLE QCE注册CLK1818输入注册CLKOEZZ睡觉控制DQ[15:0]DP[1:0]选购指南WCSS7最大访问时间（纳秒）最大工作电流（mA ）最大待机电流（mA ）Intel和Pentium是Intel Corporation的注册商标。WCSS08.032510.07.535010.0文件编号： 38-05245牧师**修订后的一月05,2002WCSS0418V1F销刀豆网络gurations100引脚TQFPOEADSCBWS1BWS0ADSPADV8483BWECE1CE2CE3VDDCLKVSSGWNCNCA6A7A882999897969594939291908988878685NCNCNCVDDQVSSNCNCDQ8DQ9VSSVDDQDQ10DQ11NCVDDNCVSSDQ12DQ13VDDQVSSDQ14DQ15DP1NCVSSVDDQNCNCNC1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484910081A9807978777675747372717069A10NCNCVDDQVSSNCDP0DQ7DQ6VSSVDDQDQ5DQ4VSSNCVDDZZDQ3DQ2VDDQVSSDQ1DQ0NCNCVSSVDDQNCNCNCBYTE0WCSS0418V1F68676665646362616059585756555453525150A17BYTE1模式A5A4A3A2A1A0DNUDNUA11A12A13A14VSS文件编号： 38-05245牧师**DNUDNUVDDA15A16第18页2WCSS0418V1F销刀豆网络gurations（续）119球BGA1ABCDEFGHJKLMNPRTUVDDQNCNCDQbNCVDDQNCDQbVDDQNCDQbVDDQDQbNCNCNCVDDQ2ACE2ANCDQbNCDQbNCVDDDQbNCDQbNCDQPbAANC3AAAVSSVSSVSSBWbVSSNCVSSVssVSSVSSVSS模式ANC4ADSPADSCVDDNCCE1OEADVGWVDDCLKNCBWEA1A0VDDNCNC5AAAVSSVSSVSSVssVSSNCVSSBWaVSSVSSVSSVSSANC6ACE3ADQPaNCDQaNCDQaVDDNCDQaNCDQaNCAANC7VDDQNCNCNCDQaVDDQDQaNCVDDQDQaNCVDDQNCDQaNCZZVDDQ引脚说明名字ADSCI / O输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入时钟输入 -同步描述地址选通从控制器，取样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。地址选通从处理器，采样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE1被拉高高。A1, A0地址输入端，这些输入端送入的片上数据串计数器的最低有效位，以及作为用于访问在存储器阵列中的特定存储器位置。用于与一个一起地址输入[1:0]选择的256K地址的地点之一。采样在CLK的上升沿，如果CE1，CE2和CE3采样活跃， ADSP或者是ADSC低电平有效。字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的上升沿。 BWS0控制DQ[7:0]和DP0， BWS1控制DQ[15:8]和DP1。见写周期说明表的进一步细节。提前投入使用，推动片上地址计数器。当LOW内部突发计数器前进中的一个脉冲串序列。突发序列使用MODE输入选择。字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须低电平进行字节写操作。环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行一个全局写的，独立的BWE和BWS的状态[1:0]。全球覆盖写入字节写入。时钟输入。用于捕获所有的同步输入到设备中。芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联2和CE3选择/取消选择该设备。 CE1门ADSP 。ADSPA[1:0]A[17:2]BWS[1:0]ADVBWEGWCLKCE1文件编号： 38-05245牧师**第18页3WCSS0418V1F引脚说明（续）名字CE2CE3OEI / O输入 -同步输入 -同步描述芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用CE1和CE3选择/取消选择该设备。芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联1和CE2选择/取消选择该设备。输入 -输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，异步的I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入数据引脚。输入 -打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机异步模式，其中所有其他输入将被忽略，但在存储器阵列中的数据被保持。离开ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。-模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂顺序。模式引脚有一个内部上拉电阻。双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据通过[17:0]在读周期的前一个时钟的上升。销的方向由控制OE与内部控制逻辑结合。当OE是低电平时，引脚用作输出。当HIGH ， DQ[15:0]和DP[1:0]被放置在一个三态条件。的输出是自动三态检测写周期时。双向数据奇偶校验线。这些行为等同于DQ[15:0]如上所述。这些信号分别可以用作奇偶校验位的字节0和1 。电源输入到该装置的核心。应连接到3.3V电源。地面的装置。应连接到该系统的地面。电源为I / O电路。应连接到一个2.5或3.3V电源。未连接。不要用针。悬空或连接到低电平。单一的读访问一个单一的读访问开始时，在下列条件是满足于时钟的上升： （ 1 ） CE1，CE2和CE3都是AS-牢固插入活性，和（2）的ADSP或ADSC被置低（如果访问由ADSC开始，写输入必须deassert-在这第一个周期ED） 。呈现给AD-地址裙输入锁存到地址寄存器和脉冲串计数器/控制逻辑和提供给存储器核心。如果OE输入为低电平时，所请求的数据将可用在数据的最大输出到吨CDV后时钟的上升。 ADSP如果CE被忽略1为高。单写访问发起的ADSP当满足以下条件，卫星 - 该访问被启动isfied在时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃， （ 2 ） ADSP被置为低电平。地址预sented被加载到地址寄存器和脉冲串计数器/控制逻辑和递送到RAM核心。写输入（ GW ， BWE和BWS[1:0]）在这个被忽略第一时钟周期。如果写输入被置为有效（见写周期说明表中的相应规定，指示在下一个时钟上升写） ，相应的数据将锁存，并写入到器件中。字节写操作是不允许的。在字节写入， BWS0控制DQ[7:0]和DP0而BWS1控制DQ[15:8]和DP1。所有I / O的三态很好地协同荷兰国际集团字节写操作。由于这些都是常见的I / O设备时，OE异步输入信号必须被拉高，并且第18页4ZZ模式DQ[15:0]I / O-同步DP[1:0]VDDVSSVDDQNCDNUI / O-同步电源地I / O电源供应--功能概述所有同步输入通过输入寄存器控制通过在时钟的上升沿。从最大访问延迟在时钟的上升（TCDV）为7.5纳秒（ 117 - MHz器件） 。该WCSS0418V1F支持系统的二级缓存利用线性或交错突发序列。在 -terleaved一阵为了支持Pentium和i486的处理器。线性脉冲串序列适合于采用的处理器线性突发序列。突发顺序是用户可选择的，并且通过采样MODE输入来确定。可以访问可与任何处理器地址选通脉冲启动（ ADSP ）或控制器地址选通（ ADSC ） 。地址高级 -彪通过突发序列由ADV IN-控制放。一个双位片上环绕串计数器捕获在突发序列首地址，并自动递增该地址的突发访问的其余部分。字节写操作均合格的字节写使能（ BWE ）和字节写选择（ BW[3:0]）输入。全局写启用（ GW ）将覆盖所有写字节输入和写入数据所有四个字节。所有的写操作都简化片上同步的理性的自定时写电路。三个同步片选（ CE1，CE2，CE3）和一个异步输出使能（OE ）为方便银行SE-经文和输出三态控制。如果CE ADSP被忽略1为高。文件编号： 38-05245牧师**WCSS0418V1F的I / O必须被三态之前的数据的表示，以DQ[15:0]和DP[1:0]。为安全起见，数据线三态一旦写周期被检测，而不管OE的状态。单写访问发起ADSC当满足下列条件，这写访问权限启动满足于时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高高，和（4）的写输入信号（毛重， BWE ，和BWS[1:0])表示写访问。 ADSC被忽略，如果ADSP为低电平有效。呈现被加载到地址寄存器中的地址，突发计数器/控制逻辑和递送到RAM核心。该向DQ信息[15:0]和DP[1:0]将被写入到指定的地址位置。字节写操作是允许的，与BWS0控制DQ[7:0]和DP0而BWS1控DQ[15:8]和DP1。所有I / O的三态时，写操作检测，甚至一个字节写操作。由于这些都是常见的I / O设备恶习，异步OE输入信号必须被拉高和I / O都必须是三态之前的介绍数据DQ[15:0]和DP[1:0]。为安全起见，该数据线被三态一旦写周期被检测到，考虑以下各项OE少的状态。表1.计数器实现对英特尔(R)奔腾/ 80486处理器的序列第一次地址AX + 1, Ax00011011第二地址AX + 1, Ax01001110第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11100100表2.计数器实现一个线性序列第一次地址AX + 1, Ax00011011睡眠模式ZZ的输入引脚是一个异步输入。断言ZZ高放置的SRAM中一个节电“睡眠”模式。两时钟周期都需要从这个“休眠”进入或退出模式。在此模式下，数据的完整性是有保证。 AC-正如事实时进入“睡眠”模式挂起并不是CON-才是有效也不是操作完成瓜拉尼开球。该设备必须在进入之前取消“睡眠”模式。 CE1，CE2，CE3， ADSP和ADSC必须保持处于非活动状态吨的持续时间ZZREC在ZZ输入后回报低。第二地址AX + 1, Ax01101100第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11000110突发序列该系列器件提供了2位环绕式爆计数器的SRAM中。突发计数器由美联储[1:0],并且可以按照线性或交错猝发顺序。该脉冲串顺序由MODE输入的状态来确定。一低电平模式选择线性突发序列。一个高点模式选择交错突发秩序。离开模式未连接将导致器件默认为一个交织爆序列。文件编号： 38-05245牧师**第18页5Y7C1032WCSS0418V1F256K ×18同步3.3V高速缓存RAM特点o支持117 - MHz的微处理器的高速缓存系统零等待状态o 256K由18个通用I / Oo快速时钟到输出时间- 7.5纳秒（ 117 - MHz的版本）o双位环绕式计数器支持两种接口叶或线性突发序列o独立的处理器和控制器地址选通提供直接的接口与所述处理器和外部高速缓存控制器o同步自定时写o异步输出使能oI / O的能力2.5-3.3V操作o JEDEC标准的引脚排列o 100引脚TQFP封装o ZZ “睡眠”模式功能说明该WCSS0418V1F是3.3V ， 256K 18同步缓存RAM的设计，高速微处理器接口以最小的胶合逻辑。从时钟的最大访问延迟上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台Tures的第一地址中的一个脉冲串和递增地址自动的突发访问的其余部分。在允许WCSS0418V1F双方交错或线性突发SE-quences ，由MODE输入管脚选择。高一的选择交错突发序列，而低选择线性爆序列。突发的访问可以与处理器来启动地址选通（ ADSP ）或高速缓存控制器地址频闪（ ADSC ）的投入。地址前进，由此来控制地址地位（ ADV ）的输入。一个同步自定时写机构设置SIM-化了的写接口。一个同步的芯片使能输入和异步输出使能输入提供了方便的控制银行选择和输出三态控制。逻辑框图CLKADVADSCADSPA[17:0]GWBWEBW1模式(A0,A1) 2BURST Q0CE计数器Q1CLRQ地址CE注册D16181816256K ×18内存ARRAYDQDQ [15：8 ]BYTEWRITE注册QDQ [7：0 ]BYTEWRITE注册DBW0CE1CE2CE3DENABLE QCE注册CLK1818输入注册CLKOEZZ睡觉控制DQ[15:0]DP[1:0]选购指南WCSS7最大访问时间（纳秒）最大工作电流（mA ）最大待机电流（mA ）Intel和Pentium是Intel Corporation的注册商标。WCSS08.032510.07.535010.0文件编号： 38-05245牧师**修订后的一月05,2002WCSS0418V1F销刀豆网络gurations100引脚TQFPOEADSCBWS1BWS0ADSPADV8483BWECE1CE2CE3VDDCLKVSSGWNCNCA6A7A882999897969594939291908988878685NCNCNCVDDQVSSNCNCDQ8DQ9VSSVDDQDQ10DQ11NCVDDNCVSSDQ12DQ13VDDQVSSDQ14DQ15DP1NCVSSVDDQNCNCNC1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484910081A9807978777675747372717069A10NCNCVDDQVSSNCDP0DQ7DQ6VSSVDDQDQ5DQ4VSSNCVDDZZDQ3DQ2VDDQVSSDQ1DQ0NCNCVSSVDDQNCNCNCBYTE0WCSS0418V1F68676665646362616059585756555453525150A17BYTE1模式A5A4A3A2A1A0DNUDNUA11A12A13A14VSS文件编号： 38-05245牧师**DNUDNUVDDA15A16第18页2WCSS0418V1F销刀豆网络gurations（续）119球BGA1ABCDEFGHJKLMNPRTUVDDQNCNCDQbNCVDDQNCDQbVDDQNCDQbVDDQDQbNCNCNCVDDQ2ACE2ANCDQbNCDQbNCVDDDQbNCDQbNCDQPbAANC3AAAVSSVSSVSSBWbVSSNCVSSVssVSSVSSVSS模式ANC4ADSPADSCVDDNCCE1OEADVGWVDDCLKNCBWEA1A0VDDNCNC5AAAVSSVSSVSSVssVSSNCVSSBWaVSSVSSVSSVSSANC6ACE3ADQPaNCDQaNCDQaVDDNCDQaNCDQaNCAANC7VDDQNCNCNCDQaVDDQDQaNCVDDQDQaNCVDDQNCDQaNCZZVDDQ引脚说明名字ADSCI / O输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入 -同步输入时钟输入 -同步描述地址选通从控制器，取样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。地址选通从处理器，采样在CLK的上升沿。当置为低电平，A[17:0]被捕获在地址寄存器中。一[1:0]也被装入到该数据串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE1被拉高高。A1, A0地址输入端，这些输入端送入的片上数据串计数器的最低有效位，以及作为用于访问在存储器阵列中的特定存储器位置。用于与一个一起地址输入[1:0]选择的256K地址的地点之一。采样在CLK的上升沿，如果CE1，CE2和CE3采样活跃， ADSP或者是ADSC低电平有效。字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的上升沿。 BWS0控制DQ[7:0]和DP0， BWS1控制DQ[15:8]和DP1。见写周期说明表的进一步细节。提前投入使用，推动片上地址计数器。当LOW内部突发计数器前进中的一个脉冲串序列。突发序列使用MODE输入选择。字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须低电平进行字节写操作。环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行一个全局写的，独立的BWE和BWS的状态[1:0]。全球覆盖写入字节写入。时钟输入。用于捕获所有的同步输入到设备中。芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联2和CE3选择/取消选择该设备。 CE1门ADSP 。ADSPA[1:0]A[17:2]BWS[1:0]ADVBWEGWCLKCE1文件编号： 38-05245牧师**第18页3WCSS0418V1F引脚说明（续）名字CE2CE3OEI / O输入 -同步输入 -同步描述芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用CE1和CE3选择/取消选择该设备。芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联1和CE2选择/取消选择该设备。输入 -输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，异步的I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入数据引脚。输入 -打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机异步模式，其中所有其他输入将被忽略，但在存储器阵列中的数据被保持。离开ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。-模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂顺序。模式引脚有一个内部上拉电阻。双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据通过[17:0]在读周期的前一个时钟的上升。销的方向由控制OE与内部控制逻辑结合。当OE是低电平时，引脚用作输出。当HIGH ， DQ[15:0]和DP[1:0]被放置在一个三态条件。的输出是自动三态检测写周期时。双向数据奇偶校验线。这些行为等同于DQ[15:0]如上所述。这些信号分别可以用作奇偶校验位的字节0和1 。电源输入到该装置的核心。应连接到3.3V电源。地面的装置。应连接到该系统的地面。电源为I / O电路。应连接到一个2.5或3.3V电源。未连接。不要用针。悬空或连接到低电平。单一的读访问一个单一的读访问开始时，在下列条件是满足于时钟的上升： （ 1 ） CE1，CE2和CE3都是AS-牢固插入活性，和（2）的ADSP或ADSC被置低（如果访问由ADSC开始，写输入必须deassert-在这第一个周期ED） 。呈现给AD-地址裙输入锁存到地址寄存器和脉冲串计数器/控制逻辑和提供给存储器核心。如果OE输入为低电平时，所请求的数据将可用在数据的最大输出到吨CDV后时钟的上升。 ADSP如果CE被忽略1为高。单写访问发起的ADSP当满足以下条件，卫星 - 该访问被启动isfied在时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃， （ 2 ） ADSP被置为低电平。地址预sented被加载到地址寄存器和脉冲串计数器/控制逻辑和递送到RAM核心。写输入（ GW ， BWE和BWS[1:0]）在这个被忽略第一时钟周期。如果写输入被置为有效（见写周期说明表中的相应规定，指示在下一个时钟上升写） ，相应的数据将锁存，并写入到器件中。字节写操作是不允许的。在字节写入， BWS0控制DQ[7:0]和DP0而BWS1控制DQ[15:8]和DP1。所有I / O的三态很好地协同荷兰国际集团字节写操作。由于这些都是常见的I / O设备时，OE异步输入信号必须被拉高，并且第18页4ZZ模式DQ[15:0]I / O-同步DP[1:0]VDDVSSVDDQNCDNUI / O-同步电源地I / O电源供应--功能概述所有同步输入通过输入寄存器控制通过在时钟的上升沿。从最大访问延迟在时钟的上升（TCDV）为7.5纳秒（ 117 - MHz器件） 。该WCSS0418V1F支持系统的二级缓存利用线性或交错突发序列。在 -terleaved一阵为了支持Pentium和i486的处理器。线性脉冲串序列适合于采用的处理器线性突发序列。突发顺序是用户可选择的，并且通过采样MODE输入来确定。可以访问可与任何处理器地址选通脉冲启动（ ADSP ）或控制器地址选通（ ADSC ） 。地址高级 -彪通过突发序列由ADV IN-控制放。一个双位片上环绕串计数器捕获在突发序列首地址，并自动递增该地址的突发访问的其余部分。字节写操作均合格的字节写使能（ BWE ）和字节写选择（ BW[3:0]）输入。全局写启用（ GW ）将覆盖所有写字节输入和写入数据所有四个字节。所有的写操作都简化片上同步的理性的自定时写电路。三个同步片选（ CE1，CE2，CE3）和一个异步输出使能（OE ）为方便银行SE-经文和输出三态控制。如果CE ADSP被忽略1为高。文件编号： 38-05245牧师**WCSS0418V1F的I / O必须被三态之前的数据的表示，以DQ[15:0]和DP[1:0]。为安全起见，数据线三态一旦写周期被检测，而不管OE的状态。单写访问发起ADSC当满足下列条件，这写访问权限启动满足于时钟的上升： （ 1 ） CE1，CE2和CE3都断言活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高高，和（4）的写输入信号（毛重， BWE ，和BWS[1:0])表示写访问。 ADSC被忽略，如果ADSP为低电平有效。呈现被加载到地址寄存器中的地址，突发计数器/控制逻辑和递送到RAM核心。该向DQ信息[15:0]和DP[1:0]将被写入到指定的地址位置。字节写操作是允许的，与BWS0控制DQ[7:0]和DP0而BWS1控DQ[15:8]和DP1。所有I / O的三态时，写操作检测，甚至一个字节写操作。由于这些都是常见的I / O设备恶习，异步OE输入信号必须被拉高和I / O都必须是三态之前的介绍数据DQ[15:0]和DP[1:0]。为安全起见，该数据线被三态一旦写周期被检测到，考虑以下各项OE少的状态。表1.计数器实现对英特尔(R)奔腾/ 80486处理器的序列第一次地址AX + 1, Ax00011011第二地址AX + 1, Ax01001110第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11100100表2.计数器实现一个线性序列第一次地址AX + 1, Ax00011011睡眠模式ZZ的输入引脚是一个异步输入。断言ZZ高放置的SRAM中一个节电“睡眠”模式。两时钟周期都需要从这个“休眠”进入或退出模式。在此模式下，数据的完整性是有保证。 AC-正如事实时进入“睡眠”模式挂起并不是CON-才是有效也不是操作完成瓜拉尼开球。该设备必须在进入之前取消“睡眠”模式。 CE1，CE2，CE3， ADSP和ADSC必须保持处于非活动状态吨的持续时间ZZREC在ZZ输入后回报低。第二地址AX + 1, Ax01101100第三地址AX + 1, Ax10110001第四地址AX + 1, Ax11000110突发序列该系列器件提供了2位环绕式爆计数器的SRAM中。突发计数器由美联储[1:0],并且可以按照线性或交错猝发顺序。该脉冲串顺序由MODE输入的状态来确定。一低电平模式选择线性突发序列。一个高点模式选择交错突发秩序。离开模式未连接将导致器件默认为一个交织爆序列。文件编号： 38-05245牧师**第18页5
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