求助1~9999Hz的数字频率计的原理图.... - 维库电子市场网
求助1~9999Hz的数字频率计的原理图....
作者：whbwy　栏目：
哪位提供小妹一个原理图啊........急啊.............
作者： ILSYS 于
16:55:59 发布：
作者： zwt659 于
16:57:17 发布：
数字频率计的原理图就是不能用单片机了吗，看能不能用555加个可变电阻来调节频率输出
作者： zjd1103 于
19:36:44 发布：
这么低的频率，就使用 电脑虚拟示波器 吧，有f计功能，搜索下载一个试试看。
作者： 水*雪*冰 于
11:07:08 发布：
网上搜贝,我就是这么做的!
作者： 我爱DIY电子 于
16:10:16 发布：
我作了一个" DIY的频率,周期,计数器"六位数码显示的,频率分两挡,高挡可测 ,底挡可测以下频率,在本站单片机世界找.
作者： whbwy 于
12:19:10 发布：
谢谢大家，但是设计就是按要求做的，是课程设计。。。。。。。
作者： ppcorn 于
20:24:17 发布：
这比较简单，一个芯片就可以实现。比如，用AVR，用fs10MHz频率来跑，对输入信号进行计数，比如：输入信号M个周期，计数N个周期，那么频率就是fs*M/N.
作者： wang007ggg 于
13:43:28 发布：
用AVR 单片机芯片,6.5元每片,八个引脚,支持110条指令,串行164数码管显示,轻松搞定!
作者： vico 于
15:28:22 发布：
用FPGA吧,精度很高的. 纹C `差太大了.
作者： shang8104 于
19:28:00 发布：
我也觉得用ＦＰＧＡ，更好一些
作者： leigh 于
19:26:27 发布：
速求1~9999Hz的数字频率计的原理图....有好心人发邮箱谢谢大 家了
作者： xiexie 于
16:20:21 发布：
我也急需啊，谢谢楼主了啊，也给我发一份数字频率计的原理图吧，真是　太感谢你了
作者： １２楼 于
16:21:26 发布：
我忘给你个
数字频率计哦
作者： 小超人儿 于
10:03:27 发布：
我也要基于FPGA的数字频率计的设计的原理图和用VHDL的语言对测频电路的仿真的程序
作者： 小超人儿 于
10:06:12 发布：
我的邮箱是
谢谢大家了啊我真的很急啊
作者： zhshp339 于
8:40:01 发布：
w 我需要用数电和摸电设计的数字频率计电路图&& 量程1M的&
跪求啊&&&&& 谢谢& 谢谢谢谢啊!!!!!!!!!!!!!!!!!!!
作者： lijhhh 于
9:58:40 发布：
我需要用数电和模电的数字频率计，测周期，脉冲 ，范围1――，
电压幅度0.5――5伏。谢谢哈。。。
作者： roy 于
1:35:36 发布：
我要的最好是数电实现的，数字频率计~
1~9999hz的，我想仿真用谢谢~
作者： 涛子 于
11:30:47 发布：
大家好 那为好心人帮帮我 帮我提供一份1HZ-50kHZ的数字测量计电路图 谢谢了
作者： 电子爱好者 于
17:11:33 发布：
哪位做过 频率计的，传一个呗，多谢啦
作者： 123 于
23:01:53 发布：
射频频率怎么检测？
作者： h572 于
20:02:40 发布：
最头疼的还是前端放大电路，很难设计！
作者： luck dog 于
18:25:07 发布：
我也要啊，救命那！ 我l的邮箱是.
作者： BB 于
7:39:27 发布：
我也需要&& 谢谢了& && 期末急用
作者： H-zhen 于
22:18:33 发布：
楼主，我也需要，可以发我一份吗？先谢了
作者： victor 于
17:53:31 发布：
楼主，我也需要，可以发我一份吗？先谢了
作者： zdg 于
17:29:30 发布：
我的毕业设计是数字频率计.成绩是优.有兴趣QQ8948081提供完整的开题报告& 论文& word& point 英文翻译
作者： fqs 于
12:11:36 发布：
有的给我发一份谢谢
作者： pa04 于
7:12:19 发布：
我也想要一份，，我拿恢复软件和你交换。。哈哈，很好用的，另外有好电路图的都可以和我换。。.com
作者： wasda 于
12:40:33 发布：
要命了 论文就是这个&
作者： dantion 于
9:07:51 发布：
我也需要一份发
作者： 简单 于
9:18:50 发布：
各位能帮忙的尽量啊，十万火急，8051系列单片机的频率计原理图，有程序的最好啊，拜托各位了，我的邮箱是
作者： 我的 于
9:50:55 发布：
给我也来一份吧&
作者： EDA 于
20:10:43 发布：
楼主，我也要份1~9999Hz的数字频率计的原理图....
邮箱：xingxy_
作者： 橘子 于
18:47:46 发布：
麻烦给我也发一份，不胜感激！！！邮箱
作者： 倾听 于
16:08:47 发布：
我也(ˇˍˇ） 想～要一份&&& 楼主谢谢发份给我啊& 邮箱
作者： MELODY 于
17:39:24 发布：
我今年的也是频率计..高灵敏度频率计..
三级放大.用的器件可以是AD8048或者UA741那位高人指点一下?!
不胜感激,必有重谢!
作者： wlnzxsadr 于
21:00:41 发布：
楼主，我也要份1~9999Hz的数字频率计的原理图....
作者： 郭瑞989522 于
16:26:05 发布：
俺也需要呢，都急死了，明天就要，实在是做不出来了。。。。俺的邮箱是& 谢谢啦
作者： 猪猪 于
20:03:53 发布：
楼主。。。。我头发都白了好多根。。。。给我一份行不？？？、。com
作者： nawkiran1 于
21:25:03 发布：
作者： 小江 于
7:18:47 发布：
楼主，能给小弟发一份不？？？急用啊……课程设计&
讨论内容：
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等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，消除了对被测信号计数所产生±1脉冲的误...
FPGA——频率计（一）技术指标：一、任务
设计并制作一台数字显示的简易数字频率计，示意框图如下：
1．基本要求
(1) 被测信号为正弦波，频率范围为 1Hz～1MHZ；
VGA显示的部分我打算用07年数字示波器的那个题来详细分析。（也会用自动显示单位）
VGA显示只要你用心写过一个题目的，个人感觉下一次写显示就会轻松很多。
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VGA显示的部分我打算用07年数字示波器的那个题来详细分析。（也会用自动显示单位）
VGA显示只要你用心写过一个题目的，个人感觉下一次写显示就会轻松很多。
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(最多只允许输入30个字)& & & 数字逻辑电路课程设计报告
& & & & & & 姓名 姜楠
指导教师 贾立新
专业班级 计算机+自动化1101
学 院 计算机学院
& 提交日期 2013年 6月 6日
& 一、实验内容
1. 12进制计数器设计。
2. 数字频率计的设计。
二．12进制计数器设计
1.设计要求
用74LS192设计12进制加法计数器，计数值从01~12循环，用7段LED数码管显示计数值。用DEII实验板验证。
2.原理图设计
利用两个74LS192充当计数器的高位和低位，下图中左边的74LS192作为低位，右边的74LS192为高位.两片的输入端A,B,C,D均置数0,0,0,0,左边的74LS192输入频率为1kHZ的信号.
利用74LS47译码器，将传入的十进制信号直接翻译成7段显示码，输出接口接上７段显示管。
利用一个与非门实现十进制。当产生００１０１１时设置清零端口有效
12进制加法计数器原理图如图1所示。
图1 12进制加法计数器原理图
3.操作步骤
.打开QuartusII软件,创建wizard，选择器件为CycloneIIEP2C35F672C8。新建 block Diagram/Schematic File，创建cnt12.bdf文件
. 将元器件74LS192，74LS47，与非门，输入输出引脚从library导入，连好图，修改输入输出引脚的名字。
进行全程编译，无误后启动"Assigment-Pin"菜单，配置引脚的location
分别为PIN-V13,PIN-V14,PIN-AE11,PIN-AD11,PIN-AC12,PIN-AB12,PIN-AF12.
在QuartusII软件选择"Tools"菜单下的"Programmer"命令。在下载之前，要进行硬件配置，在"Hardware Setting"中选择"USB-Blaster"，将编程模式选择为"JTAG"，并在"Program/Configure"复选框内打勾，便可点击"start"按钮，开始下载。
在FPGA上检验是否为12进制。
& 三．4位数字频率计设计
1.设计要求
设计4位数字频率计，测频范围Hz。用DEII实验板验证。
2．数字频率计的工作原理
当闸门信号（宽度为1s的正脉冲）到来时，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，当闸门信号结束时，计数器停止计数。由于闸门开通时间为1s，计数器的数值就是被测信号频率。为了使测得的频率值准确，在闸门开通之前，计数器必须清零。为了使显示电路稳定的显示频率值，计数器和显示电路之间加了锁存器，当计数器计数截止，将计数值通过锁存信号送到锁存器。
控制电路在时基电路的控制下产生三个信号：闸门信号，锁存信号和清零信号。
图2 数字频率计原理框图
图3 数字频率计原理框图工作时序
& & 3．数字频率计顶层原理图设计
图中总共有四个不同的功能模块：CNT10，LATCH4，DECODER和CONTROL模块。
四个十进制计数器CNT10组成10000进制计数器，是频率计的测量范围达到0-9999Hz；
LATCH4模块用于锁存计数器计数结果；
DECODER模块将计数器输出的8421BCD码转换为7段显示码。
CONTROL模块为频率计的控制器，产生满足时序要求的控制信号。
图4 数字频率计顶层原理图
4.数字频率计底层模块仿真
（1）计数器模块仿真
Clk:时基信号
Clr:清零信号
Cs:片选信号，cs=1时才会计数。
图5 计数器模块仿真结果
（2）锁存器模块仿真
当le=1时将dd信号锁存到qq中。
图6 锁存器模块仿真结果
（3）显示译码模块仿真结果
将din传入的8421BCD码转换成7段显示码
图7 显示译码模块仿真结果
（4）控制模块仿真结果
控制电路在时基电路的控制下产生三个信号：闸门信号，锁存信号和清零信号。
图8 控制模块仿真结果
& 5.数字频率操作过程
1.打开QuartusII软件,创建wizard，选择器件为CycloneIIEP2C35F672C8。新建VHDL File，创建cnt10,latch4，decoder，control四个模块.
2. 编写VHDL代码.
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
entity cnt10 is
port(clk:in std_
clr:in std_
cs :in std_
qq :buffer std_logic_vector(3 downto 0);
co :out std_logic);
end cnt10;
architecture one of cnt10 is
process(clk,clr,cs)
if (clr='1') then
qq&="0000";
elsif (clk'event and clk='1') then
if (cs='1') then
if (qq=9) then
qq&="0000";
process(qq)
if (qq=9) then
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY LATCH4 IS
PORT(le: IN STD_LOGIC;
dd: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
qq: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END LATCH4;
ARCHITECTURE one OF LATCH4 IS
PROCESS(le,dd)
IF (le='1') THEN
END PROCESS;
END& Decoder：
use ieee.std_logic_1164.
entity decoder is
port(din：in std_logic_vector(3 downto 0);
led7s：out std_logic_vector(6 downto 0)
architecture one of decoder is
process(din)
case din is
when "0000"=&led7s&="1000000";
when "0001"=&led7s&="1111001";
when "0010"=&led7s&="0100100";
when"0011"=&led7s&="0110000";
when"0100"=&led7s&="0011001";
when"0101"=&led7s&="0010010";
when"0110"=&led7s&="0000010";
when"0111"=&led7s&="1111000";
when"1000"=&led7s&="0000000";
when"1001"=&led7s&="0010000";
when"1010"=&led7s&="0001000";
when"1011"=&led7s&="0000011";
when"1100"=&led7s&="1000110";
when"1101"=&led7s&="0100001";
when"1110"=&led7s&="0000110";
when"1111"=&led7s&="0001110";
when others=&led7s&=
& Control：
use ieee.std_logic_1164.
entity control is
port(clk: in std_
cs,clr,le: out std_logic);
& architecture behav of control is
signal current_state,next_state:std_logic_vector(3 downto 0);
constant st0:std_logic_vector :="0011" ;
constant st1:std_logic_vector :="0010";
constant st2:std_logic_vector :="0110";
constant st3:std_logic_vector :="0111";
constant st4:std_logic_vector :="0101";
constant st5:std_logic_vector :="0100";
constant st6:std_logic_vector :="1100";
constant st7:std_logic_vector :="1101";
constant st8:std_logic_vector :="1111";
constant st9:std_logic_vector :="1110";
com1:process(current_state)
case current_state is
when st0=&next_state&=st1; clr&='1'; cs&='0'; le&='0';
when st1=&next_state&=st2; clr&='0'; cs&='1'; le&='0';
when st2=&next_state&=st3; clr&='0'; cs&='1'; le&='0';
when st3=&next_state&=st4; clr&='0'; cs&='1'; le&='0';
when st4=&next_state&=st5; clr&='0'; cs&='1'; le&='0';
when st5=&next_state&=st6; clr&='0'; cs&='1'; le&='0';
when st6=&next_state&=st7; clr&='0' ; cs&='1'; le&='0';
when st7=&next_state&=st8; clr&='0'; cs&='1'; le&='0';
when st8=&next_state&=st9; clr&='0'; cs&='1'; le&='0';
when st9=&next_state&=st0; clr&='0'; cs&='0'; le&='1';
when others=&next_state&=st0; clr&='0'; cs&='0'; le&='0';
end process com1;
reg: process(clk)
if (clk'event and clk='1') then
current_state&=next_
3.对各个子模块进行编译，若出现错误，则首先排查VHDL是否正确。
4.上一步成功编译后，再进行仿真。创建Vector Waveform File，确定仿真时间（End Time）和网格宽度（Grid Size），在列表处加入输入输出节点（Insert Node Or Bus），并配置输入波形，最后开始仿真（Start Simulation）。
5.仿真结果正确后，生成相应的模块符号，以便在顶层图中使用。
6.各个子模块完成后，创建fmeter.bdf.将各个子模块导入到文件中，并按照顶层原理图所示，正确布局和连接线路。设置fmeter.bdf为顶层并编译。
7.上一步正确后，开始分配引脚，打开Pin选项，为每一个Node设置Location，设置规则参考书本附录。
8.打开Programmer，将fmeter的配置下载到CycloneII芯片内，在FPGA面板上运行。检查是否出现错误，若没有，则实验顺利完成。
四．实验体会
碰到的问题
编写完VHDL代码后，对其编译，始终显示错误，检查代码无误，并重新创建wizard后，仍然无法通过编译。
解决：应当建立一个独立的文件夹，将文件存储在里面，否则，同级目录下出现其他不相关的文件，会影响编译。
将内容下载到FPGA后，无法正常运行。
解决：检查配置时发现，芯片型号配置错误，应该为CycloneIIEP2C35F672C8。
编写fmeter.bdf后，编译，但无法通过。
解决：检查错误时发现，存在多余的线头，部分连线没有真正连上。
老师要求很严格，相比于其他专业，学生们只要从别人那里拷贝一下就可以顺利通过实验，我们的实验课不仅是在面包板上连线，而且还要学习如何使用Quartus软件，学习VHDL语言，利用FPGA来实现相应的功能。短短几次课学习到了很多知识。
首先，原先只学习软件知识，这几次实验使我对硬件描述语言有了初步认识，
拓展了对硬件的理解。
其次，提高了自身的学习能力和查错能力。很多时候，不知道接下来的步骤要如何完成，不知道自己完成的电路到底哪里出错，一心想着是不是我的仪器是坏的。最后在同学的帮助下，都顺利解决了。但过程却异常艰辛。看着同学的实验都验收了，自己的实验就是调试不对，心里急也没用，只能一步步检查。
建议适时更新一下实验室配置，机器老了，应当及早维修。
而且应该为我们计算机学院单独配一个硬件实验室，而不是用其他学院的实验室。
电脑里有前人做实验留下的代码，有些人就这样用别人的成果水水地验收了。
建议及时清理硬盘。
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