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常用计数器的verilog实现（binary、gray、one-hot、LFSR、环形、扭环形）
代码测试功能正确，时间有限，错误难免；如有错误，欢迎指正。
&binary（二进制）计数器
很简单，可根据需要完成同步或异步复位、置数、使能的功能。
在ISE的language template中有各种计数器，可进行参考。下面给出一个带有同步复位、使能、置数端的计数器。
8bit二进制计数器的代码：
1 module binary_counter(
10 parameter CNT_SIZE = 8;
12 input rst_n;
16 input [CNT_SIZE - 1 : 0] cnt_
18 output [CNT_SIZE - 1 : 0]
19 reg [CNT_SIZE - 1 : 0]
21 //在ISE的language template中有各种计数器，可进行参考
22 //下面给出一个带有同步复位、使能、置数端的计数器
24 always@(posedge clk)
if(!rst_n)
cnt &= 8'd0;
else if(en)
cnt &= cnt_
cnt &= cnt + 1;
33 endmodule
&&gray（格雷码）计数器
优点、应用场合
格雷码的特点决定了它适用于数据传输，比如在异步时钟域之间传递计数结果而用到的计数器。常见的异步FIFO空满信号的信号就是用格雷码进行比较的（因为格雷码计数器计数时相邻的数之间只有一个bit发生了变化，例如：000-001-011-010-110-111-101-100）
也常用在状态机的状态编码
而由于码是一种变权码，每一位码没有固定的大小，很难直接进行比较大小和算术运算，因此在实际的数据运算中并不使用格雷码，如异步FIFO中读写地址仍然是使用二进制编码。
Gray Code是由贝尔实验室的Frank Gray在20世纪40年代提出的（是1880年由法国工程师Jean-Maurice-EmlleBaudot发明的），用来在使用PCM（Pusle Code Modulation）方法传送讯号时避免出错，并于日取得美国专利。
码是一种绝对，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。码属于可靠性编码，是一种错误最小化的，因为，虽然自然二进制码可以直接由数/模转换器转换成，但在某些情况，例如从十进制的3转换为4时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而码则没有这一缺点，它在相邻位间转换时，只有一位产生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。由于这种编码相邻的两个码组之间只有一位不同，因而在用于风向的转角位移量－数字量的转换中，当风向的转角位移量发生微小变化（而可能引起数字量发生变化时，码仅改变一位，这样与其它编码同时改变两位或多位的情况相比更为可靠，即可减少出错的可能性。
&与普通二进制码之间的转换
一般的，普通二进制码与格雷码可以按以下方法互相转换(如果觉得不好记，会混淆，实际应用时，可举例验证)：
二进制码-&格雷码（编码）：从最右边一位起，依次将每一位与左边一位异或（XOR），作为对应格雷码该位的值，最左边一位不变（相当于左边是0）；
即gray_cnt = (bin_cnt&&1) ^ bin_
码-〉二进制码（解码）：从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左边一位依然不变）。
bin_cnt[7] = gray_cnt[7];
bin_cnt[6] = gray_cnt[6]^bin_cnt[7]=gray_cnt[6]^gray_cnt[7];
bin_cnt[5] = gray_cnt[5]^bin_cnt[6]=gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
bin_cnt[4] = gray_cnt[4]^bin_cnt[5]=gray_cnt[4]^gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
bin_cnt[3] = gray_cnt[3]^bin_cnt[2]=gray_cnt[3]^gray_cnt[4]^gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
bin_cnt[2] = gray_cnt[2]^bin_cnt[3]=gray_cnt[2]^gray_cnt[3]^gray_cnt[4]^gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
bin_cnt[1] = gray_cnt[1]^bin_cnt[2]=gray_cnt[1]^gray_cnt[2]^gray_cnt[3]^gray_cnt[4]^gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
bin_cnt[0] = gray_cnt[0]^bin_cnt[1]=gray_cnt[0]^gray_cnt[1]^gray_cnt[2]^gray_cnt[3]^gray_cnt[4]^gray_cnt[5]^gray_cnt[6]^gray_cnt[7];
verilog实现：
格雷码计数可以用两种方式实现，一种是状态机，但是如果计数器的位数很大，比如6位，就得用至少64个状态，非常麻烦，另外一种方法是设计一个二进制计数器，通过它来计数，然后利用binary-gray的编码就可以得到对应的格雷码计数器。
还有一种方法，不是很常用，也很复杂，是通过组合逻辑直接产生格雷码的，而不需要先产生二进制，再进行转换。个人感觉没什么优点，具体参见文章：&多位格雷码计数器的VerilogHDL描述方法&。
&8bit格雷码计数器的代码：
1 module gray_counter(
//输出二进制，可用于同步时钟域的计算、比较等
//输出格雷码，可用于异步传输
8 parameter CNT_SIZE = 8;
10 input rst_n;
13 output [CNT_SIZE - 1 : 0] bin_
14 output [CNT_SIZE - 1 : 0] gray_
16 reg [CNT_SIZE - 1 : 0] bin_cnt_
17 wire [CNT_SIZE - 1 : 0] gray_cnt_
19 reg [CNT_SIZE - 1 : 0] bin_
20 reg [CNT_SIZE - 1 : 0] gray_
22 //二进制转换为格雷码
23 assign gray_cnt_tmp = (bin_cnt_tmp&&1) ^ bin_cnt_
25 //二进制计数
26 always@(posedge clk)
if(!rst_n)
bin_cnt_tmp &= 8'd0;
bin_cnt_tmp &= bin_cnt_tmp + 1;
34 //输出打一拍
35 always@(posedge clk)
if(!rst_n)
bin_cnt &= 8'd0;
gray_cnt &= 8'd0;
bin_cnt &= bin_cnt_
gray_cnt &= gray_cnt_
47 endmodule
&one-hot（独热码）计数器
所谓的独热码是指对任意给定的状态，状态向量中只有1位为1，其余位都是为0。n状态的状态机需要n个触发器。这种状态机的速度与状态的数量无关，仅取决于到某特定状态的转移数量，速度很快。当状态机的状态增加时，如果使用二进制编码，那么状态机速度会明显下降。而采用独热码，虽然多用了触发器，但由于状态译码简单，节省和简化了组合逻辑电路。独热编码还具有设计简单、修改灵活、易于综合和调试等优点。对于寄存器数量多、而门逻辑相对缺乏的FPGA器件，采用独热编码可以有效提高电路的速度和可靠性，也有利于提高器件资源的利用率。独热编码有很多无效状态，应该确保状态机一旦进入无效状态时，可以立即跳转到确定的已知状态。通过独热码可是实现简单的有限状态机。&
只有一位为1，也就是下面的环形计数器产生的计数序列。如4bit one-hot计数器的计术序列即为：00-1000循环。
这种计数器的优点是速度快，且每次只有两个bit发生跳变，而且不需外加译码电路，可以直接以各个触发器输出端的1状态表示计数。
主要缺点是没有有效利用电路的状态，对于nbit，有2^n-n个状态没有利用。
应用：在状态机的状态编码时，经常用到；实际上，大多情况下这种计数器不被称作计数器，而是状态编码的一种。
&one-hot（独热码）计数器与环形移位计数器相同，见下面环形计数器代码。&
基于移位寄存器的计数器
移位寄存器为何可用作计数器？
通过移位寄存器可以产生不同状态，在时钟下，电路状态循环变化，用电路的不同状态能够表示输入时钟的数目，从而作为时钟脉冲的计数器。但这种计数器有一个缺点，就是计数序列不是通常的递增或递减，常用作伪随机数发生器。
主要包括LFSR计数器、环形计数器、扭环形计数器（又称约翰逊计数器）三种。
三种都可归结于由寄存器与一个反馈回路组成，只不过对于环形计数器，没有反馈回路；对于扭环形计数器，反馈回路只是将最高位取反，作为最低位的输入；而LFSR的反馈回路比较复杂，对于不同的位数，由不同的生成多项式指定。
&LFSR（线性反馈移位寄存器，又称为伪随机序列发生器）
在通信领域lfsr 有着很广泛的应用,比如说M序列,扰码,信道编码,密码学这方面都有很广泛的应用，而不仅仅用于计数器。
&LFSR Applications （LFSR应用）& Pattern Generators & Counters & Built-in Self-Test (BIST) & Encryption & Compression & Checksums & Pseudo-Random Bit Sequences (PRBS)
注意到 LFSR总是将 0状态转化成0状态,& 因此对于一个n级LFSR, 最多可输出周期为2^(n& 1)的周期序列.
An address counter supplies sequential addresses, but there is no need for a conventional binary address sequence. Any repetitive pattern isacceptable, and a linear feedback shift register counter is the most efficient.
（也就是说，地址计数器提供顺序地址，但是没必要是传统的二进制地址序列，任何重复的序列都是可接受的，而LFSR计数器是最有效的）
Conventional binary counters use complex or wide fan-in logic to generate high end carry signals. A much simpler structure sacrifices the binary count sequence, but achieves very high speed with very simple logic, easily packing two bits into every CLB. Such Linear Feedback Shift-Register (LFSR) counters are also known as pseudo random sequence generators.
（传统的二进制计数器用复杂的或大扇入逻辑产生进位信号，LFSR以牺牲二进制计数序列为代价，用相当简单的结构与逻辑实现很高的速度，这种移位寄存器又称为伪随机序列发生器；LFSR计数器的计数序列就是伪随机序列）
A possible disadvantage is that the count sequence is not the normal bina r y increment or decrement sequence.
（LFSR的缺点是计数序列不是通常的递增或递减）
LFSR计数器优缺点：
Comparison to other counter types ? Comparison& to& other& counter& types? PROS:? Requires ver y little log ic to imp lement（逻辑资源少）? Even long counters are very efficient（速度高）? Low gate count? Hi g h sp eed gp? Easy to test for faults - typically only need 2*n clocks（容易测试错误）? CONS:Pr i m iti ve forms must& b e& i n iti a li zed to va lid s ta te（本原形式必须初始化为有效状态）? Some applications require binary count sequences（某些场合需要二进制计数序列）? Not easy to predict count sequence （不易预测计数序列）
LFSR的产生需要一个生成多项式，生成多项式指定反馈逻辑中抽头的有无。
LFSR不同长度的序列产生可根据下表得到（也就是生成多项式中的系数）：
This table lists the appropriate taps for maximum-length LFSR counters of up to 168 bits. The basic description and the table for the first 40 bits was originally published in XCELL and reprinted on page 9-24 of the 1993 and 1994 Xilinx Data Books.
Responding to repeated requests, the list is here extended to 168 bits. This information is based on unpublished research done by Wayne Stahnke while he was at Fairchild Semiconductor in 1970.
References
P. Alfke, &Efficient Shift Registers, LFSR, Counters, and& Long Pseudo-Random Sequence Generators,& XAPP 052, July 7,1996 (Version 1.1)
实际中，LFSR计数器的实现有两大类：一对多与多对一。根据反馈回路是异或还是异或之后再经过一个非门，分为XOR与XNOR。
下面是多对一、XNOR的方式，此处的代码仅仅是模拟LFSR计数器的工作，具体使用时需根据需要进行改进。
下面给出8bit LFSR计数器的verilog代码。
根据上表，可知tap为8、6、5、4，因此，代码如下：
1 module lfsr_counter(rst_n,
6 parameter CNT_SIZE = 8;
8 input rst_n;
11 output [CNT_SIZE - 1 : 0]
13 reg [CNT_SIZE - 1 : 0]
15 always@(posedge clk)
if(!rst_n)
cnt &= 8'b;
cnt[7:1] &= cnt[6:0];
//移位寄存
cnt[0] &= ~(^{cnt[7],cnt[5:3]});
24 endmodule
&环形计数器
也是基于移位寄存器的计数器，对于n个移位寄存器构成的计数器，只有n个有效状态。
设置一个初始状态，通过移位即可得到。
实际中，因为该计数器有2^n-n个无效状态，因此存在自锁的问题，这可以通过设计可以自启动（自动从无效状态转移到有效状态，进入有效循环）的电路来解决。自启动的设计可通过修改状态逻辑实现，本质是改变无效状态的次态，使其为有效状态。
下面的代码仅仅是简单的实现，模拟环形计数器的工作方式，并没有过多的考虑自启动的问题。
1 module circle_counter(rst_n,
6 parameter CNT_SIZE = 8;
8 input rst_n;
11 output [CNT_SIZE - 1 : 0]
13 reg [CNT_SIZE - 1 : 0]
15 always@(posedge clk)
if(!rst_n)
cnt &= 8'b;
//cnt &= cnt&&1;
cnt &= {cnt[0],cnt[CNT_SIZE - 1 : 1]};
//注意是循环移位，而非简单的移位
22 endmodule
&约翰逊（扭环形）计数器
也是基于移位寄存器的计数器，是对环形计数器的改进，对于n个移位寄存器构成的计数器，有2n个有效状态。
与环形计数器类似，实际中，因为该计数器有2^n-2n个无效状态，因此存在自锁的问题，这可以通过设计可以自启动（自动从无效状态转移到有效状态，进入有效循环）的电路来解决。自启动的设计可通过修改状态逻辑实现，本质是改变无效状态的次态，使其为有效状态。
下面的代码仅仅是简单的实现，模拟环形计数器的工作方式，并没有过多的考虑自启动的问题。
设置一个初始状态，将最高位取反，作为最低位的输入，通过移位即可得到。
1 module john_counter(rst_n,
6 parameter CNT_SIZE = 8;
8 input rst_n;
11 output [CNT_SIZE - 1 : 0]
13 reg [CNT_SIZE - 1 : 0]
15 always@(posedge clk)
if(!rst_n)
cnt &= 8'b;
cnt &= {~cnt[0],cnt[CNT_SIZE - 1 : 1]};
//注意是循环移位，而非简单的移位
21 endmodule
阅读(...) 评论()第6章时序逻辑电路；一、填空题；1.任一时刻的稳定输出不仅决定于该时刻的输入，而；3.时序逻辑电路的功能表示方法有特性表、特性方程；4.时序逻辑电路按触发器时钟端的连接方式不同可以；类；5.可以用来暂时存放数据的器件叫寄存器；6.N级环形计数器的计数长度是；N级扭环形计数器；长度是；7.在工作速度要求较高时，在同步计数器和异步计数；8.3级触发器若构成环型计
第6章 时序逻辑电路 一、填空题 1.
任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路叫
时序逻辑电路
时序逻辑电路由
组合逻辑电路
两部分组成。
时序逻辑电路的功能表示方法有 特性表
状态转化图
时序逻辑电路按触发器时钟端的连接方式不同可以分为
同步时序逻辑电路 和
异步时序逻辑电路
可以用来暂时存放数据的器件叫
N级环形计数器的计数长度是
；N级扭环形计数器的计数长度是
；N级最大长度移存型计数器的计数长度是
在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用
同步计数器
3级触发器若构成环型计数器，其模值为
，若构成扭环型计数器，则其模值为
由4级触发器构成的寄存器可以存入
位二进制代码。
由8级触发器构成的二进制计数器模值为
11． 由8级触发器构成的十进制计数器模值为
一般地说，模值相同的同步计数器比异步计数器的结构 复杂
，工作速度 快
已知进制加法计数器的状态转换图如图6.1所示，它是采用 5221bcd
编码的计数器。
移位寄存器的主要功能有
15． 按计数器中各触发器状态更新的情况不同，可将计数分为 同步计数器
两种类型。
由8个触发器构成的二进制计数器，它的计数状态最多为
17． 集成计数器的模值是固定的，但可以用
法来改变它们的模值。
18． 通过级联方法，把两片4位二进制计数器74LS161连接成为8位二进制计数器后，其最大模值是
通过级联方法，把3片4位十进制计数器74LS160连接成为12位十进制计数器后，其最大模值是 1000
在设计序列信号检测器时，如果被检测的序列信号的序列长度是7位，则用于表示该电路的最简原始状态转换图的状态个数是
个。 二、单向选择题
1．由3级触发器构成的环型和扭环型计数器的计数模值依次为（
构成模值为256的二进制计数器，需要（
）级触发器。
同步计数器是指（
）的计数器。
① 由同类型的触发器构成； ② 各触发器时钟端连在一起，统一由系统时钟控制；
③ 可用前级的输出做后级触发器的时钟；④ 可用后级的输出做前级触发器的时钟；
由10级触发器构成的二进制计数器，其模值为（
同步4位二进制计数器的借位方程是B?Q4Q3Q2Q1，则可知B的周期和正脉冲宽度为（
① 16个CP周期和2个CP周期；
② 16个CP周期和1个CP周期
③ 8个CP周期和8个CP周期；
④ 8个CP周期和4个CP周期
6. 在设计同步时序电路时，检查到不能自行启动时，则（
① 只能用反馈复位法清零；
② 只能用修改驱动方程的方法；
③ 必须用反馈复位法清零并修改驱动方程；
④ 可以采用反馈复位法（置位法），也可以采用修改驱动方程的方法保证电路能自行启动。
7. 已知Q3Q2Q1Q0是同步十进制计数器的触发器输出，若以Q3作进位，则其周期和正脉冲宽度是（
① 10个CP脉冲，正脉冲宽度为1个CP周期
② 10个CP脉冲，正脉冲宽度为2个CP周期
③ 10个CP脉冲，正脉冲宽度为4个CP周期
④ 10个CP脉冲，正脉冲宽度为8个CP周期
若4位同步二进制加法计数器当前的状态是0111下一个输入时钟脉冲后，其内容变为（
③ 1000 ；
④ 0011 9.
若4位二进制加法计数器正常工作时，由0000状态开始计数，则经过43个输入计数脉冲后，计数器的状态应是（
① 0011 ；
④ 1110 10. 设计一个能存放8位二进制代码的寄存器，需要（
）个触发器。
④ 2 11. 一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为（
④ 1111 12. 用触发器设计一个同步十七进制计数器所需要的触发器数目是（
④ 5 13. 可以用来实现并／串转换和串／并转换的器件是（
① 计数器 ；
② 移位寄存器；
③ 存储器；
④ 全加器 14. 在下列器件中，不属于时序逻辑电路的是（
① 计数器 ； ② 移位寄存器；
③ 全加器；
④ 序列信号检测器 15．在下列功能表示方法中，不适合用于时序逻辑电路功能表示方法的是（
① 状态转换图； ② 特性方程； ③ 卡诺图； ④ 数理方程 16. 可以用来暂时存放数据的器件是（
① 计数器； ② 寄存器；
③ 全加器； ④ 序列信号检测器 17.
5级最大长度移存型计数器的产生的序列信号的序列长度是（
）。 ① 5； ② 10； ③ 31； ④ 32 18.
能够比较方便构成顺序脉冲信号发生器的电路是（
① 环形计数器； ② 扭环形计数器； ③ 移位寄存器； ④ 序列信号检测器 19.
用反馈复位法来改变由8位二进制加法计数器的模值，可以实现（
）模值范围的计数器。
① l~15； ② l~16；
③ 1~32； ④ 1~256 20.
用反馈复位法来改变由8位十进制加法计数器的模值，可以实现（
）模值范围的计数器
④ 1~100 21.
异步计数器设计时，比同步计数器设计多增加的设计步骤是（
① 画原始状态转换图； ② 进行状态编码；
③ 求时钟方程；
④ 求驱动方程 22.
设计模值为36的计数器至少需要（
）级触发器。
① 3 ； ② 4；
④ 6 第6章 时序逻辑电路参考答案
2 一、填空题参考答案 1. 时序逻辑电路 2. 组合逻辑电路； 存储电路（即触发器） 3. 特性表 ； 特性方程； 状态转换图； 时序图 4. 同步时序逻辑电路； 异步时序逻辑电路 5. 寄存器 6.
2×N ；2N-1 7. 同步计数器 8 . 3 ； 6 9.
4 10. 256 11．100 12. 复杂； 快 13．5221BCD 14. 保存数据； 构成移存型计数器；
实现并／串转换和串／并转换 15．同步计数器；
异步计数器 16.
256 17. 反馈复位（清零）； 反馈置数 18．256 19．1000 20.
7 二、单向选择题参考答案 1．④；2.③；3.②；4.④；5.②；6.②；7.②；8.③；9.②；10.①；11．④；12.④； 13.②；14.③；15.④；16.②；17.③；18．①；19.④；20.④；21．③；22.④。
第7章. 半导体器件和可编程器件 一、填空题
时序逻辑电路主要由
组合逻辑电路
随机存取存储器RAM有
两种类型。
只读存储器ROM有 PROM
等类型。 4.
半导体存储器的结构包括
地址译码器
输出控制电路
等组成部分。 5.
构成半导体存储器中一个字的二进制位数称为
已知Intel 2114是1K×4位的RAM集成电路芯片，它有地址线
条，数据线 4
已知Intel 2732是4K×8的ROM集成电路芯片，它有地址线
条，数据线
ROM和PLA在结构上都有一个
一个阵列。
ROM和PLA在结构上的区别，主要是ROM的与阵列 不可以
编程；而PLA的与阵列 可以
一片8K ×8位的ROM存储器有个
字，字长为
存储器的两个基本操作是
动态存储器DRAM的优点是
，其缺点是 控制电路复杂
半导体存储器对存储单元的寻址一般有
两种方式。
有10条地址线的半导体存储器芯片，若采用字译码方式，则有
条存储单元选择线控制线；若采用矩阵译码，则有
条存储单元选择线控制线。
对RAM存储器进行读／写操作时，应向存储器芯片送出
控制信号。
动态存储器芯片存储的信息会丢失，使用时必须对芯片进行
半导体存储器是一种
存储大量数据或信号
的半导体器件。
在一片存储器芯片的存储容量不够用时，可以采用
方法将多片存储器芯片组合起来。
二、单向选择题
在下列电路中，不属于时序逻辑电路的器件是（
① 计数器；② 移位寄存器；③ 半导体随机存储器RAM；④ 半导体只读存储器ROM
在使用中需要定时刷新的半导体器件是（
① PROM； ② DRAM；
在结构上与存储阵列和或存储阵列都能编程的器件是（
在下列器件中，不属于组合逻辑电路的是（
② EPROM；
③ 组合PLA； ④ SRAM
如果构成半导体存储器中一个字的二进制位数是16，则字的长度可以称为（
己知Intel 2716是2K×8位的EPROM集成电路芯片，它的地址线和数据线分别为（
① 10和4；
② 10和8；
④ 11和8 7.
已知某存储器芯片有地址线12条地址，有数据线8条，则该存储器的存储容量是（
）位。 ① 1024 × 8；
② 4096 × 4；
③ 2048 × 8；
④ 4096 X×8 8.
ROM和PLA在结构上的相同之处是都有一个可编程的（
① 与阵列；
② 或阵列；
③ 与非阵列； ④ 或非阵列 9.
将Intel 2114（1K ×4位）RAM扩展成为16K X 8位的存储器，需要Intel 2114芯片的片数以及需要增加的地址线条数分别为（
① 16片和3条； ② 32片和4条； ③ 64片和5条； ④ 128片和6条 10．当某片半导体随机存储器RAM芯片的控制信号CS＝0和WE=0时，则该存储器（
① 只能进行读操作；② 只能进行写操作； ③ 可以进行读或者写操作；④ 不能进行任何操作 11．当某片半导体随机存储器RAM芯片的控制信号CS＝0和WE＝1时，则该存储器（
① 只能进行读操作；② 只能进行写操作；③ 可以进行读或者写操作；④ 不能进行任何操作 12．动态随机存储器DRAM是依靠（
）来存储信息的。
① 触发器； ② MOS管的输入电容； ③ MOS管的输入电阻； ④ RC电路 13. 有10条地址线的半导体存储电器芯片，若采用字译码方式，则有（
）条存储单元选择线控制线。
④ 64 14. 有10条地址线的半导体存储器芯片，若采用矩阵译码方式，则有（
）条存储单元选择线控制线。
④ 64 15.对RAM存储器进行读操作时，应向存储器芯片送出（
）控制信号。 WE?1
① CS?0和WE?0；② CS?0和WE?1；③ CS?1和WE?0；④CS?1和16．对RAM存储器进行写操作时，应向存储器芯片送出（
）控制信号。 WE?1
① CS?0和WE?0；② CS?0和WE?1；③ CS?1和WE?0；④CS?1和17.
用ROM设计时序逻辑电路时，还需增加（
① 晶体管；
② 逻辑门；
③ 与非门；
④ 触发器 18. 具有N个存储单元所组成的存储器，需要地址位数是（
② log2N ；
④ N×8 19. 随机存储器RAM是指（
① 存储单元中所存信息是随机的；
② 存储单元中的地址是随机的；
4 ③ 程序和数据可随机地放在内存的任何地方； ④存储器中存取操作是随机的。 20. 己知某存储器采用矩阵译码，存储器芯片地址为10位，行地址和列地址分别占6条和4条，则矩阵译码后共有地址选择控制线为（
① 24+26；
③ 210-1；
④ 2×（6+4)
第7章. 半导体器件和可编程器件参考答案 一、填空题 1. 组合逻辑电路； 存储电路（即触发器） 2. 静态RAM（SRAM）；
动态RAM（DRAM） 3. 掩模ROM； PROM ；EPROM 4. 地址译码器；存储体 ；输出控制电路 5. 字长 6.
不可； 可以
12. 存储容量大；功耗低； 控制电路复杂
13. 字译码 ；矩阵译码
14. 1024 ； 64
CS；WE（或WR）
16. 定时刷新
17．存储大量数据或信号 18．扩展 二、单向选择题参考答案
1. ④；2. ②；3. ③；4. ④；5. ②；6. ④；7. ④；8. ①；9. ②；10. ②；11. ①：12. ②；13. ①；14. ④；15. ②；16. ①；17. ④；18. ②；19. ④；20. ①；
第8章、脉冲的产生与变换
一、填空题 1.
脉冲单元电路主要有
多谐振荡器
、施密特触发器
单稳态触发器
多谐振荡器是
；施密特触发器和单稳态触发器是
石英晶体多谐振荡器可以产生
的时钟脉冲。
施密特触发器的回差的主要作用是
单稳态触发器具有一个
需要将缓慢变化的三角波信号转换成矩形波，则采用
对于微分型单稳态电路，正常工作时其输入脉冲宽度应
输出脉冲宽度。
将CB555的VI1端和VI2端连接起来即可构成
用TTL非门（或者与非门）构成的环形振荡器，环接的门的个数N应满足
，否则电路将不能正常工作。
10. 石英晶体多谐振荡器的振荡频率仅决定于晶体本身的，而与电路中 谐振频率RC
数值无关。
11. 欲把输入的正弦波信号转换成同频的矩形波信号，可采用
施密特触发器
12. 常用脉冲整形电路有 单稳态触发器
施密特触发器
13. 施密特触发器有
个稳定状态，多谐振荡器有
个稳定状态。
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