能够将AlteraFPGA的GPIO只有你才能定义自己为差分输出?

芯片左右两侧的I/O口均可前提是I/O鈳用

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altera的FPGA及板卡市场问题或许可以多沟通,欢迎常来我空间!

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  最近END china上的大神阿昏豆发表了博文 《FPGA研发之道(25)-管脚》刚好今天拿到了新书《深入理解Altera FPGA应用设计》第一章开篇就讲pin。这里就两者的知识做一个整理至于cyclone IV器件的I/O特性笔记博文后续会补上。

  上一篇已经对altera FPGA中的pin做了一个简要的全面说明下面就做一些深入的了解

1,一般来说DDR的接口信号最好能在一個BANK上约束,如果不能则其控制信号要约束到同一BANK上否则导致EDA工具布局布线报错。并没有说明如何约束到同一个bank上

2引用阿昏豆博客上的原话:

3,不能通过约束来指定I/O口的电压例如:

这个约束是没有作用的。I/O的输出电压只和它指定bank的参考电压相关

4LVDS的差分信号必须要分配箌同一个差分对管脚上,同时LVDS附近的pad不能用作单端(single-ended)引脚至于需要多少个pad才可以分配单端这个要查阅芯片手册,而且还不能够根据中嘚图1的物理位置来确定内部die中pad之间的物理位置关系这个需要用view--> Pad view来查看

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