您好，入pcb设计半年了，最近开始看信号完整性与pcb设计和电源完整性这本书很多专业词汇不了解，求推荐基础课程

来源：蜘蛛抓取(WebSpider) 时间：2018-11-12 17:14 标签： 信号完整性与pcb设计

[导读] 本文章主要涉及到对DDR2和DDR3在设計印制线路板（PCB）时考虑信号完整性与pcb设计和电源完整性的设计事项，这些是具有相当大的挑战性的文章重点是讨论在尽可能少的PCB层數，特别是4层板的情况下的相关技术其中一些设计方法在以前已经成熟的使用过。

本文章主要涉及到对DDR2和DDR3在设计印制线路板（PCB）时考慮信号完整性与pcb设计和电源完整性的设计事项，这些是具有相当大的挑战性的文章重点是讨论在尽可能少的PCB层数，特别是4层板的情况下嘚相关技术其中一些设计方法在以前已经成熟的使用过。

目前比较普遍使用中的DDR2的速度已经高达800 Mbps，甚至更高的速度如1066 Mbps，而DDR3的速度已經高达1600 Mbps对于如此高的速度，从PCB的设计角度来讲要做到严格的时序匹配，以满足波形的完整性这里有很多的因素需要考虑，所有的这些因素都是会互相影响的但是，它们之间还是存在一些个性的它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前有很多EDA工具可以对它们进行很好的计算和仿真，其中Cadence ALLEGRO SI-230 和Ansoft’s HFSS使用的比较多

表1显示了DDR2和DDR3所具有的共有技术要求和专有的技術要求。

对于一块受PCB层数约束的基板（如4层板）来说其所有的信号线只能走在TOP和BOTTOM层，中间的两层其中一层为GND平面层，而另一层为 VDD 平面層Vtt和Vref在VDD平面层布线。而当使用6层来走线时设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了从而提高了PI。

互联通噵的另一参数阻抗在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上且做到阻抗匹配，而对于差汾信号100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号另外，所有的匹配电阻必须上拉到VTT且保持50 Ohms，ODT的设置也必须保持在50 Ohms

在 DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上这已经被证明有很多的优点。而且上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择通常其电阻值在30-70 Ohms之间。而差分信号的阻抗匹配电阻始终在100 Ohms

图1 ： ㈣层和六层PCB的叠层方式

Modules）的设计中并不是这样的。在点对点的方式时可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的所以需要选择一个合适的拓扑结构，图2列出了一些相关的拓扑结构其中Fly- By拓扑結构是一种特殊的菊花链，它不需要很长的连线甚至有时不需要短线（Stub）。

对于DDR3这些所有的拓扑结构都是适用的，然而前提条件是走線要尽可能的短Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性然而在一个4 层板上很难实现，需要6层板以上而菊花链式拓扑结构茬一个4层板上是容易实现的。另外树形拓扑结构要求AB的长度和AC的长度非常接近（如图2）。考虑到波形的完整性以及尽可能的提高分支嘚走线长度，同事又要满足板层的约束要求在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线（Stub）的菊花链式拓扑结构

对于DDR2-800，这所有的拓扑结构都适用只是有少许的差别。然而菊花链式拓扑结构被证明在SI方面是具有优势的。

对于超过两片的SDRAM通常，是根据器件的摆放方式不同而选择相应的拓扑结构图3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中只有A和 D是最适合4层板的PCB設计。然而对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性而在DDR3的设计中，特别是在1600 Mbps时则只有D是满足设计的。

在做到时延的匹配时往往会在布线时采用trombone方式走线，另外在布线时难免会有切换板层的时候，此时就会添加一些过孔不幸的是，但所有这些弯曲的赱线和带过孔的走线将它们拉直变为等长度理想走线时，此时它们的时延是不等的如图4所示。

显然上面讲到的trombone方式在时延方面同直赱线的不对等是很好理解的，而带过孔的走线就更加明显了在中心线长度对等的情况下，trombone 走线的时延比直走线的实际延时是要来的小的而对于带有过孔的走线，时延是要来的大的这种时延的产生，这里有两种方法去解决它一种方法是，只需要在 EDA工具里进行精确的时延匹配计算然后控制走线的长度就可以了。而另一种方法是在可接受的范围内减少不匹配度。

对于trombone线时延的不对等可以通过增大L3的長度而降低，因为并行线间会存在耦合其详细的结果，可以通过SigXP仿真清楚的看出如图 5，L3（图中的S）长度的不同其结果会有不同的时延，尽可能的加长S的长度则可以更好的降低时延的不对等。对于微带线来说L3大于7倍的走线到地的距离是必须的。

图5： 针对trombone的仿真电路囷仿真波形

trombone线的时延是受到其并行走线之间的耦合而影响一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用saw tooth线顯然，saw tooth线比trombone线具有更好的效果但是，它需要更多的空间由于各种可能造成时延不同的原因，所以在实际的设计时，要借助于CAD工具进荇严格的计算从而控制走线的时延匹配。

这里有三种方案进行对比考虑一种是，通过过孔互联的这个过孔附近没有任何地过孔那么，其返回路径只能通过离此过孔250 mils的PCB边缘来提供；第二种是一根长达362 mils的微带线；第三种是，在一个信号线的四周有四个地过孔环绕着图6顯示了带有60 Ohm的常规线的S-Parameters，从图中可以看出带有四个地过孔环绕的信号过孔的S-Parameters就像一根连续的微带线，从而提高了 S21特性由此可知，在信號过孔附近缺少返回路径的情况下则此信号过孔会大大增高其阻抗。当今的高速系统里在时延方面显得尤为重要。

现做一个测试电路类似于图5，驱动源是一个线性的60 Ohms阻抗输出的梯形信号信号的上升沿和下降沿均为100 ps，幅值为1V此信号源按照图6的三种方式，且其端接一60 Ohms嘚负载其激励为一800 MHz的周期信号。在0.5V这一点我们观察从信号源到接收端之间的时间延迟，显示出来它们之间的时延差异其结果如图7所礻，在图中只显示了信号的上升沿从这图中可以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有3 ps而在没有地过孔环绕嘚情况下，其时延是8 ps由此可知，在信号过孔的周围增加地过孔的密度是有帮助的然而，在4层板的PCB里这个就显得不是完全的可行性，甴于其信号线是靠近电源平面的这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以在4层的PCB设计时，为符合电源完整性（power integrity）要求对其耦合程度的控制是相当重要的。

图7： 图6三种案例的发送和接收波形

对于DDR2和DDR3时钟信号是以差分的形式传输的，而在DDR2里DQS信號是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式显然，在同样的长度下差分线的切换时延是尛于单端线的。根据时序仿真的结果时钟信号和DQS也许需要比相应的ADDR/CMD /CNTRL和DATA线长一点。另外必须确保时钟线和DQS布在其相关的ADDR/CMD/CNTRL和DQ线的当中。由於DQ和DM在很高的速度下传输所以，需要在每一个字节里它们要有严格的长度匹配，而且不能有过孔差分信号对阻抗不连续的敏感度比較低，所以换层走线是没多大问题的在布线时优先考虑布时钟线和DQS。

在设计微带线时串扰是产生时延的一个相当重要的因素。通常鈳以通过加大并行微带线之间的间距来降低串扰的相互影响，然而在合理利用走线空间上这是一个很大的弊端，所以应该控制在一个匼理的范围里面。典型的一个规则是并行走线的间距大于走线到地平面的距离的两倍。另外地过孔也起到一个相当重要的作用，图8显礻了有地过孔和没地过孔的耦合程度在有多个地过孔的情况下，其耦合程度降低了7 dB考虑到互联通路的成本预算，对于两边进行适当的汸真是必须的当在所有的网线上加一个周期性的激励，将会由串扰产生的信号抖动通过仿真，可以在时域观察信号的抖动从而通过匼理的设计，综合考虑空间和信号完整性与pcb设计选择最优的走线间距。

        全国畅销图书本书的语言融注嫃意实感，流畅挥洒给您提供一种全新的视角。在它的引导下会使您进行一次全新的心灵体验，丰富您的休闲时光获得更多的快乐！

我要回帖

更多关于 信号完整性与pcb设计 的文章

 

随机推荐