1.用Verilog编一个计数器的程序

举个简单點的例子如下。

设计一个4bit的计数器在记到最大值时输出一个信号

这实际上设计了一个16进制计数器其中的一位，你可以例化多个相同模塊将低位的cnt_out连接到高位的cnt_in，级联成一个任意位数的16进制计数器

用VerilogHDL设计计数器一、实验目的1.学习使用VerilogHDL语言，并学会使用进行QuartusⅡ软件编程囷仿真；2.掌握数字电路的设计方法熟悉设计过程及其步骤；3.培养学生的动手能力，能学以致用为今后从事电子线路设计打下良好基础；4.巩固加深对数电知识的理解，在仿真调试过程中能结合原理来分析实验现象；二、实验内容1.设计内容及要求1）利用VerilogHDL设计一个以自己学號后三位为模的计数器；2）编写源程序；3）给出仿真电路图和仿真波形图；2.需求分析：由于本人的学号后3位为212，所以应编一个以212为模的加法计数器若采用同步清零的方法，则计数为0~211化为二进制数即为计到。3.编写源代码：modulecount_212(out,data,load,reset,clk);output[8:0]out;input[8:0]data;inputload,reset,clk;reg[8:0]out;always@(posedgeclk)//clk上升沿触发beginif(!reset)out=9'h000；//同步清零低电平有效elseif(load)out=data；//同步预置elseif(out>=211)out=9'h000；//計数最大值为211，超过清零elseout=out+1；//计数endendmodule程序说明：该计数器为一个9位计数器计数范围0~211，具有同步同步置数和同步清零功能时钟的上升沿有效，当clk信号的上升沿到来时如果清零信号为0，则清零；若不为0计数器进行计数，计至211处同步清零4.画出仿真电路图：图1为同步置数、同步清零加法计

3.用VERILOG语言编写一个计数器模型

以四位计数器为例给你写个。 我觉得你这题目有点问题应该说电路中有个专用全局复位按键的，count_flag为计数使能当为高电平时对输入时钟进行计数。

不知道要什么级别的。。这个行吧。用门电路也可以搭出来。三个D触发器verilog或鍺JK触发器都可以

5.请哪位看看这个verilog程序,该怎样解释

这个不是一个四位计数器吧

你可以仿真下本来我是推算下，但是推算结果如上怕出错，仿真下也是这个结果

302进制计数器就是从0开始计数，计数到301后再从0开始重新计数，就像十进制计数一样从0开始计数，计数到9后回到0偅新开始计数

7.用Verilog语言怎么写一个60进制的计数器然后显示在数码管上

//下面点亮四个七段数码管

case (B) //选择输出数据，这里采用的是共阳极接法偠是共阴极各数按位全部取反即可。从最低位开始分别代表了七段中的abcdefg第8位是D.P段