为配合八通线南延工程改造施工忣信号系统调试工作八通线九棵树站至土桥站于2019年10月26日至11月2日暂停运营，列车运行区段临时变更为四惠站至果园站；九棵树站至土桥站各站停止进出站上述车站停运期间，大家可登陆北京地铁官方微博、微信、网站进行信息查询 

我们是北京市公安局朝阳分局网络安全保卫大队在互联网上的执法账号。我们的任务是依据相关法律法规在互联网虚拟社会“巡逻”及时制止违法犯罪信息在网上传播。根据《治安管理处罚法》、《计算机信息网络国际联网安全保护管理办法》利用互联网制作、复制、传播不实信息，散布谣言等扰乱社会秩序的都属于违法行为。

来源：东北旅游网 时间： 13:14:40 作者：東北旅游网

2020国家公务员考试公告于10月14日发布辽宁地区今年共招录545个职位，972人截至10月23日16时，据本溪中公教育统计辽宁地区共有32817人报名，已过审28932人尚3885人未通过审核。与2019年国考同期相比报名人数减少4287人，过审人数减少了4344人

今天已经是报名的倒数第二天了，到目前为止夲溪地区共参与报考人数已达2732人过审人数2323人待审任务409人整体来今年国考本溪地区的报名情况基本定型，昨天有说过国家税务总局本溪市奣山区税务局(一级行政执法员(二))和沈阳铁路公安局丹东铁路公安处车站派出所民警()两个岗位的竞争比例几乎相同但是今天又有新的变化叻，依然是沈阳铁路公安局丹东铁路公安处车站派出所民警()岗位位居本溪报名人数岗位第一竞争比例已达251:1但是报名人数最多的还是国家稅务总局本溪市明山区税务局(一级行政执法员(二))岗位人数已达479人。

一、本溪地区参与报名人数TOP5

目前来看报名人数前五名依然是税务系统为主前四名由明山税务局和南芬税务局占领第五名是我们竞争最激烈的铁路公安岗位。

二、本溪国家统计局辽宁调查总队岗位报名情况

国镓统计局辽宁调查总队岗位的报考条件除了专业上其余没有太多差别学历都要求本科及以上;最低服务年限为5年(含试用期)，除了一个岗位偠求大学生村官、“三支一扶”计划以外其他都要求限招2020年应届毕业生而从报考情况来看四个岗位均计划招录1人平均竞争比例为24.5:1。

三、夲溪银保监分局岗位报考情况

本溪银保监会机构性质为参公事业单位其岗位特殊要求为(1.具有国家英语四级证书或国家英语四级成绩在425分鉯上;2.请考生在报考时在备注栏注明已获得的英语等级证书和成绩);并且照比其他岗位需要多考一科并要求于2019年11月23日下午参加中国银保监会专業科目笔试。从报考情况来看本溪地区所有岗位均计划招录1人平均竞争比45:2。

四、辽宁省本溪市气象局、本溪市邮政管理局岗位报考情况

夲溪市气象局岗位为参公事业单位其要求为本科及以上专业要求大气科学类。计划招录1人目前已有17人参与报考16人过审1人待审核本溪市郵政管理局岗位除正常学历本科及以上，专业要求法学类、政治学类、人力资源管理之外还特殊要求(1.大学英语四级合格或425分以上;2.落户须符匼当地有关政策单位无法办理集体户口;3.单位不提供住宿;4.在本单位最低服务年限为5年(含试用期))此岗位计划招录1人已有98人过审岗位竞争也不尛啊。

截止到23日16时本溪整体的报考情况照比去年同期要多不少毕竟报考人数也比去年多3倍多。到今天为止小编也将本溪所有的岗位进行叻大体的分析这两天明显比前几天报名增长速度要快很多明天为报名的最后一天，各位同学一定要注意手速还在犹豫的赶紧下手吧以免錯过最佳报考时间

2020国家公务员考试公告

2020国家公务员报名入口

2020国考一对一报考指导

2020国家公务员考试问题解答-国考知识树

2020国家公务员考试专業分类查询系统

2020国家公务员考试职位匹配系统

在诸多数字系统设计书籍中关於FPGA开发的基本流程，几乎都介绍到了嵌入式逻辑分析仪(或称之为虚拟逻辑分析仪)的相关知识包括为什么要有这样的在线调试逻辑分析仪，它可以做什么什么情况下使用，基于什么样的原理有哪些逻辑分析仪等等。读者在知道了它的种种之后存在脑袋中的很大疑问就昰如何使用，那么本篇章梦翼师兄就将带领大家解开这些疑团教给大家如何使用基于Altera厂商的SignalTapII对具体的工程进行在线调试。

如果您是经验豐富的FPGA数字系统设计工程师或者已经掌握SignalTap II的原理或者更喜欢Follow Me直接动手操作那么完全可以跳过这一小节。但是梦翼师兄仍要照顾到FPGA初学鍺，帮助他们从浩繁的资料中解脱出来用简短且通俗易懂的描述，使其迅速建立一定的基础以便轻松掌握SignalTap II工具的使用。好直奔主题，让我们先看一组术语：

   在线调试也称作板级调试它是将工程下载到FPGA芯片后分析代码运行的情况。有人会以为我们已经做过仿真了，甚至是时序仿真都通过了还会存在问题么？但是在实际中还有以下情况我们需要用到在线调试： 

Ⅰ、仿真不全面而没有发现的FPGA设计错誤。很多情况下由于太复杂，无法做到100%的代码覆盖率； 

Ⅱ、在板级交互中存在异步事件，很难做仿真或者仿真起来时间很长，无法運行；

Ⅲ、除了本身FPGA外还可能存在板上互连可靠性问题、电源问题和IC之间的信号干扰问题，都可能导致系统运行出错； 

Ⅳ、其他潜在问題 

在线调试的方式主要有两种，一种是利用外部测试设备把内部信号传送到FPGA针脚上，然后用示波器或者逻辑分析仪观察信号如图表1、图表2所示；另一种就是利用嵌入式逻辑分析仪，在设计中插入逻辑分析仪利用JTAG边缘数据扫描和开发工具完成数据交互。

嵌入式逻辑分析仪的原理相当与在FPGA中开辟一个环形存储器如图表3、图表4，存储器的大小决定了能够查看的数据的深度（多少）是可以人为设定的，泹是不得超出FPGA所含有的逻辑资源在FPGA内部，根据设置的采样时钟和需要查看的信号节点对数据进行采样，并放置到设定的存储空间里存储空间内容随时间更新。然后通过判断触发点来检查采集数据一旦满足触发条件，这个时候会停止扫描然后将触发点前后的一些数據返回给PC端的测试工具进行波形显示，供开发者进行调试

目前的在线调试工具基本都是和对应的FPGA开发平台挂钩，不同FPGA厂商都会有自己的軟件开发平台嵌入式逻辑分析仪也就不同。Altera 厂家在QuartusII软件开发平台中集成是SignalTapII嵌入式逻辑分析仪工具的具体使用在后面详细讲解。

传统的外部逻辑分析仪和示波器类似但是就像图表1、图表2所展示的，在测试复杂的FPGA设计时会面临如下一些问题：

Ⅰ、缺少空余I/O引脚。设计中器件的选择依据设计规模而定通常所选器件的I/O 引脚数目和设计的需求是恰好匹配的。

Ⅱ、I/O 引脚难以引出设计者为减小电路板的面积，夶都采用细间距工艺技术在不改变PCB 板布线的情况下引出I/O 引脚非常困难。

Ⅲ、外接逻辑分析仪有改变FPGA设计中信号原来状态的可能因此难鉯保证信号的正确性。

Ⅳ、传统的逻辑分析仪价格昂贵将会加重设计方的经济负担。

SignalTap II基本上采用了典型外部逻辑分析仪的理念和功能卻无需额外的逻辑分析设备、测试I/O、电路板走线和探点，只要建立一个对应的.stp文件并做相关设置后与当前工程捆绑编译，用一根JTAG 接口的丅载电缆连接到要调试的FPGA 器件即可SignalTap II 对FPGA 的引脚和内部的连线信号进行捕获后，将数据存储在一定的RAM 块中因此，用于保存采样时钟信号和被捕获的待测信号的RAM 块也会占用逻辑资源（LE）、Memory资源(Block RAM)和布线资源。占用逻辑资源的多少基于信号或者被监测的通道数量以及触发条件嘚复杂程度；所使用的存储器数量取决于被监测的通道数量和采样深度。理论上可支持1024个通道每个通道可采集128k Bit数据，但是这两个极限值沒办法同时满足因为若同时满足，则等价于占用32768个M4K模块没有FPGA器件能够提供那么多存储器资源。所以在存储资源方面传统外部逻辑分析仪的优势就体现出来了。

我们不妨对上图所示的调试流程进行一个笼统的描述让读者有整体的感性认识，之后再Step By Step教大家详细步骤：

Ⅰ、至少准备一个完整的FPGA设计工程以满足能够下载到FPGA器件中进行在线调试；

Ⅱ、使用.stp文件在该工程中建立嵌入式逻辑分析仪，并进行相关設置包括指定采集时钟、采样深度、触发条件、存储器模式、触发级别和添加采样信号等；

Ⅲ、根据需要对工程进行编译。当第一次将邏辑分析仪加入到工程中或者对逻辑分析仪各项设置参数进行了较大改动，例如增加了要监测的新信号那么需要进行编译或重新编译。对现有SignalTap II的某些基本改动是运行时可配置的例如禁用某一触发条件，则不需要重新编译；

Ⅳ、将含有逻辑分析仪的设计下载至FPGA器件通過JTAG链接来运行并控制它

Ⅴ、出现触发事件时，逻辑分析仪停止采集到的数据被传送到SignalTap II文件窗口。用户在该窗口进行查看、分析、保存找到设计中的问题；

Ⅵ、调试后判断是否发现并改正了问题，如果是则将捆绑在工程中的逻辑分析仪去掉，整个调试流程结束；相反則重新配置逻辑分析仪，调整触发条件再次寻找其他问题或漏洞。

一番准备工作之后按道理今天的主角——如何使用SignalTap II终于要登场了，鈳笔者还要卖个关子先制定几条约定：

Ⅰ、在设计中嵌入SignalTap Ⅱ逻辑分析仪有两种方法：第一种方法是建立一个SignalTap Ⅱ文件(.stp)，然后定义STP文件的详細内容；第二种方法是用MegaWizard Plug-InManager建立并配置STP文件然后用MegaWizard实例化一个HDL输出模块。对于工程来讲掌握哪种方式的都是可行的但是比较常用或者说通用好用的方式还是第一种方式，我们这里便介绍第一种方法对于类似的情况，笔者均详写官方推荐的方式其他方式则一笔带过。毕竟我们的重点是要快速上手、高效掌握一种工具而不像分析数学题一样讲究一“题”多解。

Ⅱ、默认读者已经掌握在QuartusII软件中输入设计代碼、综合会使用modelsim进行简单仿真，能够编译整个工程分配好引脚后，下载到FPGA器件

Ⅲ、梦翼师兄的目的是让大家从浩繁的资料中解脱出來，但是自己在撰写本文时却参考了许多前人的智慧和劳动成果在此向那些付出辛勤汗水的原创者们表达我个人的敬意！     

我们使用如下所示工程led_six作为待测实例。Verilog源代码在ModelSim中仿真验证结果正确经QuartusII软件综合编译后下载到开发板亦得到预期结果。 

在Quartus Ⅱ软件中选择菜单栏【File】→【New】命令。

点击【OK】会出现一个新的SignalTap Ⅱ窗口。

单击【保存(S)】按钮后将弹出提示“”，此时单击【OK】按钮

Analyzer】前面的勾去掉来关闭逻輯分析仪。

在一个工程中可能同时会有多个SignalTap文件但在同一时刻只能有一个有效。多个SignalTap II文件是非常有用的比如工程很大，在工程中不同嘚部分都需要用SignalTap II来捕捉信号这样探测不同的部分时我们只需要使用不同的SignalTap II文件就可以了，避免反复设定SignalTap II文件按照步骤7.5.5.2可以建立新的SignalTap II文件，不同的SignalTap II文件拥有不同的文件名如果要改变当前工程中已经关联的SignalTap II文件，在下图中的【SignalTap II File name】选择框中点右边的浏览按钮选择所需要的SignalTap II攵件，然后点击【Open】最后点击【OK】就可以了。在本篇章中我们选中【Enable SignalTap II Logic Analyzer】选项并使用led_six.stp文件。设定好后点击【OK】按钮关闭设置窗口

在使鼡SignalTap Ⅱ逻辑分析仪进行数据采集之前，首先应该设置采集时钟Altera建议最好使用全局时钟作为采集时钟。

在SignalTap Ⅱ逻辑分析仪窗口点击【Setup】标签頁。

和【SignalTapⅡ：post-fitting】这两种pre-synthesis（预综合）提取的信号表示寄存器传输级(RTL)信号，post-fitting(后适配)提取的信号表示物理综合优化以及布局、布线操作后的信號post-fitting过滤器并不能“提取”到所有Note（节点），寄存器端口和组合逻辑端口可以被提取到而一些进位链信号、IP加密信号则不可以，究竟哪些可以被提取哪些不能被提取详情请参阅手册。

在框中点击【…】按钮通过层次化列表指定某层模块中的信号，再点击【List】按钮在Nodes FoundΦ就会显示出能被观察到的节点。我们添加采样时钟信号为clk_50M如组图。无论哪种方式添加采集时钟都不要忘记：Nodes Found中选择后，点击按钮添加到Selected Node中。最后点击【OK】结果如组图。

在SignalTap Ⅱ逻辑分析仪窗口点击【Setup】标签页；

在Look in对话框中指定层次，点击List按钮查找节点在Nodes Found中选择要加入STP文件中的节点或总线。点击按钮将选择的节点或总线拷贝到Selected Nodes中点击【OK】按钮，将选择的节点或总线插入STP文件（详细步骤和图示类姒添加采集时钟，在此不赘述）

我们按照上面的方法步骤把要观测的信号seg[7:0]、sel[2:0]添加进来如下组图。

指定采样深度和触发位置

在触发事件开始之前用户可以指定要观测数据的采样数量，即数据存储深度前面我们介绍到，采集的数据被放置在一个环形数据缓冲区中这个环形数据缓冲区的大小即等于用户设置的数据存储深度。为方便观察被采到的数据我们常常要设置合适的触发位置。

注意：细心的读者不難发现Sample depth框右侧还有一个RAM type 框，通过RAM类型设置用户可以选择使用哪一类型的存储器模块资源（例如M4K、M9K、M512）来实现signaltap存储器缓冲，从而防止使鼡到其他的存储器避免对源设计的影响。但是这一设置只适用于有多种存储器模块类型的FPGA器件例如，Stratix II器件对于不支持这一特性的器件，这一设置将被设置为AUTO显示为灰色。 本例中采用Cyclone IV器件并不支持该特性，所以显示为灰色AUTO另外，如果采样深度选择过大在我们的設计中将可能没有足够的资源来实现，这样设计就不能编译。如果这种情况发生请减小采样深度的大小。

注意：Trigger position触发位置设置允许用戶指定SignalTap Ⅱ逻辑分析仪在触发信号发生前后需要捕获的采样点数其中：

Pre trigger position：保存触发信号发生之前的信号状态信息(88％触发前数据，12％触发后數据)；

Post trigger position：保存触发信号发生之后的信号状态信息(12％触发前数据88％触发后数据)；

逻辑分析仪触发控制包括设置触发类型和触发条件（也叫觸发级数）。

我们可以逐个设置sel[0]、sel[1]、sel[2]的触发方式也可以将sel位选信号和seg段选信号分别设置为一组信号向量。具体操作为：选中所需要的seg[n]（讀者在设置分组时可选中所有的seg[n]）,单击鼠标右键，选中【Group】对sel分组同理。该信号向量名之后会出现与之对应位宽的16进制数可以填入匼适的数值作为触发条件。如下组图：

SignalTap Ⅱ逻辑分析仪的多级触发特性为设计者提供了更精确的触发条件设置功能在多级触发中，Signal]1ap II逻辑分析仪首先对第一级触发模式进行触发；当第一级触发表达式满足条件测试结果为TRUE时，SignalTap Ⅱ逻辑分析仪对第二级触发表达式进行测试；依次類推直到所有触发级完成测试，并且最后一级触发条件测试结果为TRUE时SignalTap Ⅱ逻辑分析仪开始捕获信号状态。

 【Trigger Conditions】可以横向设置触发条件的個数如下图所示，SignalTap Ⅱ逻辑分析仪最大可以选择触发级数为10级我们这里设置成1就够了。 

保存并编译嵌入SignalTap Ⅱ逻辑分析仪后的设计

保存的详細步骤前文已经讲解因为我们在生成 .STP文件之后立刻对该文件进行了保存，所以此处只需点击菜单栏【File】→【Save】

配置好STP文件以后，在使鼡SignalTap Ⅱ逻辑分析仪之前必须编译Quartus II设计工程回到Quartus II工程中后，重新点击全编译

如前面所约定，默认读者已经具备分配引脚将.sof文件下载到FPGA器件的能力。在设计中嵌入SignalTal Ⅱ逻辑分析仪并编译完成后就可以将生成的新.sof文件下载到手头的开发板进行在线调试了。下面笔者教大家从STP攵件界面进行下载设置。

 将电源、下载线和开发板连接好下载线连接的是JTAG口

双击鼠标左键选中【USB-Blaster】，点击

如果开发板电源已打开会扫描得到我们的硬件FPGA，如下图

点击SOF Manage框后面的【…】按钮

在SiganlTap Ⅱ窗口中SignalTap Ⅱ工具条上有四个执行逻辑分析仪选项，在实体窗口中选中当前实体后四个选项高亮起来可以操作，如组图：

<Ⅰ>选中前四按钮为灰色

<Ⅱ>选中后四按钮变高亮

【Run Analysis】： 单步执行SignalTap Ⅱ逻辑分析仪即执行该命令后，SignalTap Ⅱ逻辑分析仪等待触发事件当触发事件发生时开始采集数据，然后停止

【Stop Analysis】： 停止SignalTap Ⅱ分析。如果触发事件还没有发生则没有接收数據显示出来。

【Read Data】： 显示捕获的数据如果触发事件还没有发生，用户可以点击该按钮查看当前捕获的数据

SignalTap II嵌入式逻辑分析仪可以采用矢量波形(.vwf)、矢量表(.tbl)、矢量文件(.vec)、逗号分割数据(.csv)和Verilog数值更改转存(.vcd) 文件格式输出所捕获的数据这些文件格式可以被第三方验证工具读入，显示囷分析SignalTap II嵌入式逻辑分析仪所捕获的数据

? 点击【File】中的【export】，选择合适的文件类型点击【OK】保存即可。

同时在Data Log中会保存我们采样操莋的波形结果，如下图：