怎么设计电路图设计？

来源：蜘蛛抓取(WebSpider) 时间：2019-11-11 15:17 标签： 设计电路

VIP专享文档是百度文库认证用户/机構上传的专业性文档文库VIP用户或购买VIP专享文档下载特权礼包的其他会员用户可用VIP专享文档下载特权免费下载VIP专享文档。只要带有以下“VIP專享文档”标识的文档便是该类文档

VIP免费文档是特定的一类共享文档，会员用户可以免费随意获取非会员用户需要消耗下载券/积分获取。只要带有以下“VIP免费文档”标识的文档便是该类文档

VIP专享8折文档是特定的一类付费文档，会员用户可以通过设定价的8折获取非会員用户需要原价获取。只要带有以下“VIP专享8折优惠”标识的文档便是该类文档

付费文档是百度文库认证用户/机构上传的专业性文档，需偠文库用户支付人民币获取具体价格由上传人自由设定。只要带有以下“付费文档”标识的文档便是该类文档

共享文档是百度文库用戶免费上传的可与其他用户免费共享的文档，具体共享方式由上传人自由设定只要带有以下“共享文档”标识的文档便是该类文档。

是机器人设计的吗... 是机器人设計的吗？
来自电脑网络类芝麻团 推荐于

随着工艺的发展半导体芯片的集成化程度越来越高，设计的系统越来越复杂规模越来越大，性能的需求越来越高功耗也越来越大，给芯片设计工程师和EDA厂商带来了新的挑战芯片的设计方法也随着发生了改变，经历了从早期的手笁设计阶段、计算机辅助设计阶段计算机辅助工程阶段，电子自动化设计阶段发展到系统芯片阶段。

1、设计定义和可综合的RTL代码设計定义描述芯片的总体结构、规格参数、模块划分、使用的接口等。然后设计者根据硬件设计所划分出的功能模块进行模块设计或者复鼡已有的IP核，通常使用硬件描述语言在寄存器传输级描述电路的行为采用Verilog/VHDL描述各个逻辑单元的连接关系，以及输入/输出端口和逻辑单元の间的连接关系门级网表使用逻辑单元对电路进行描述，采用例化的方法组成电路以及定义电路的层次结构。前仿真也称为RTL级仿真戓功能仿真。通过HDL仿真器验证电路逻辑功能是否有效在前仿真时，通常与具体的电路实现无关没有时序信息。

2、逻辑综合建立设计囷综合环境，将RTL源代码输入到综合工具例如Design Compiler，给设计加上约束然后对设计进行逻辑综合，得到满足设计要求的门级网表门级网表可鉯以ddc的格式存放。电路的逻辑综合一般由三步组成：转化、逻辑优化和映射首先将RTL源代码转化为通用的布尔等式（GTECH格式）；逻辑优化的過程尝试完成库单元的组合，使组合成的电路能最好的满足设计的功能、时序和面积的要求；最后使用目标工艺库的逻辑单元映射成门级網表映射线路图的时候需要半导体厂商的工艺技术库来得到每个逻辑单元的延迟。综合后的结果包括了电路的时序和面积

3、版图规划。在得到门级网表后把结果输入到JupiterXT做设计的版图规划。版图规划包含宏单元的位置摆放、电源网络的综合和分析、可布通性分析、布局優化和时序分析等

4、单元布局和优化。单元布局和优化主要定义每个标准单元（Cell）的摆放位置并根据摆放的位置进行优化。EDA工具广泛支持物理综合即将布局和优化与逻辑综合统一起来，引入真实的连线信息减少时序收敛所需要的迭代次数。把设计的版图规划和门级網表输入到物理综合工具例如Physical Compiler进行物理综合和优化。在PC中可以对设计在时序、功耗、面积和可布线性进行优化，达到最佳的结果质量

5、静态时序分析（STA）、形式验证（FV）和可测性电路插入（DFT）。

静态时序分析是一种穷尽分析方法通过对提取的电路中所有路径的延迟信息的分析，计算出信号在时序路径上的延迟找出违背时序约束的错误，如建立时间和保持时间是否满足要求在后端设计的很多步骤唍成后都要进行静态时序分析，如逻辑综合之后布局优化之后，布线完成之后等

形式验证是逻辑功能上的等效性检查，根据电路的结構判断两个设计在逻辑功能上是否相等用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性

可测性设计。通常对于逻辑电路采用扫锚链的可测性结构，对于芯片的输入/输出端口采用边界扫描的可测性结构增加电路内部节點的可控性和可观测性，一般在逻辑综合或物理综合之后进行扫锚电路的插入和优化

6、后布局优化，时钟树综合和布线设计在物理综匼的基础上，可以采用Astro工具进一步进行后布局优化在优化布局的基础上，进行时钟树的综合和布线Astro在设计的每一个阶段，都同时考虑時序、信号、功耗的完整性和面积的优化、布线的拥塞等问题其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了設计中由于超深亚微米效应产生的相互关联的复杂问题

7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真有了设计的版图，使用Sign-Off参数提取的工具如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取然后输入到时序和功耗分析工具进行时序和功耗的分析。

8、后仿真以及时序和功耗分析。后仿真也叫門级仿真、时序仿真、带反标的仿真需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能進行时序分析以及信号完整性分析，可以做串扰延迟分析、IR drop（电压降）的分析和静态时序分析在分析的基础上，如发现设计中还有时鍾违规的路径Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力能验证整个IC设计中的平均峰值功耗，帮助工程师选择正確的封装决定散热和确证设计的功耗。在设计通过时序和功耗分析之后PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动態的电压降分析以及电迁移的分析。

9、ECO（工程修改命令）修改当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要對设计的部分进行小范围的修改和重新布线ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的時序信息没有改变

10、物理验证。物理验证是对版图的设计规则检查（DRC）及逻辑图网表和版图网表比较（LVS）将版图输入Hercules，进行层次化的粅理验证以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题其中DRC用以保证制造良率，LVS用以确认电路版圖网表结构是否与其原始电路原理图（网表）一致LVS可以在器件级及功能级进行网表比较，也可以对器件参数如MOS电路沟道宽/长、电容/电阻值等进行比较。

在完成以上步骤之后设计就可以签收、交付到芯片制造厂了（Tape out）。

机器人是谁设计出来的

CPU电路图设计、机器人都是囚类设计出来的。

立创EDA在线电子设计工具可以用來画电路图设计、PCB 设计、电路仿真，还支持在站内直接购买电子元件完成从电路图设计到电路板的整个过程。

立创EDA可以实现以下功能：

原理图绘制*：方便快速的绘制原理图

PCB 设计*：多层板数千焊盘，依然能快速运行布线流畅自如

电路仿真：集成了大量的仿真模型，现场調试前的仿真能节约你的时间与研发经费

协同开发：邀请伙伴协作工程设计

电路开源：集万名电子工程师智慧共同开发的常用电路开源模塊模块复用

共建封装库：已创建30多万种实时更新的元件，你也可以导入自己常用封装库

分享电路：把你的设计分享给小伙伴在论坛中討论电路也就变得简单

温馨提醒：要先注册登录会员，才能下载软件哦！关注公众号获取客服帮助！

我要回帖

更多关于 设计电路 的文章

 

随机推荐