图1. 18所示的PMOS晶体管是在n型基底上构荿p+型的源区和漏区假如采用p型硅衬底,如图1.19所示在p型衬底上先作成n型基底,把这个n型区域称为n阱( well)
图1. 20(a)是在p型硅衬底上构成的CMOS剖面表示圖。以n阱为基底作成PMOS晶体管以p型硅衬底为基底作成NMOS晶体管。
通常n阱中需介入n+区与正电源电压VDD衔接也有可能取独立的电位。例如p型硅襯底上构成多个n阱时,也能够其中某一个n阱与VDD衔接而其他n阱与源极取等电位。但是p型硅衬底必需与负电源电压衔接就是说PMOS晶体管的基底可取的电位与NMOS晶体管相比,自在度要大
假如运用n型硅衬底,如图1. 20(b)所示先在n型硅衬底上构成p阱,作成以p阱为基底的NMOS晶体管PMOS晶体管的基底是n型硅衬底。
普通来说运用p型硅衬底的状况比拟多,所以这里主要对运用p型硅衬底的状况停止讨论
2. PMOS晶体管漏漏极电流流的表达式
PMOS晶体管中,如图1.21所示以源极为基准电位给栅极加负的电压,在栅氧化膜下方感应出空穴构成p型反型层(p沟),使电流流过所以PMOS晶體管的阈值电压VTP是负值。电流从源极流向漏极时漏漏极电流流ID取正值,源极—栅极间电压V SG和源极—漏极间电压VSD取图122所示的极性时,PMOS晶體管的漏漏极电流流ID由下式给出:
式中,VTP是PMOS晶体管的阈值电压
如果采用各电压的绝对值,那么漏漏极电流流的式(1.1)和式(1.4)也分别适用NMOS晶体管和PMOS晶体管;
图1. 23和图1.24分别示出漏漏极电流流与源极漏极间电压的关系曲线以及漏漏极电流流与源极—栅极间电压的关系曲线。
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? 极化电压与铁电场效应晶体管漏漏极电流流的稳定性关系
摘 要:设计了具有金属/铁电体/半导体结构的铁电场效应晶体管(FFET),并对其特性进行了仿真.结果表明,当Vg=0时,Pr和Ps/Pr的值決定了漏漏极电流流的大小.当Pr增加时,Id随之增大.当FFET饱和极化
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