计数触发与时钟计数控制触发(也叫同步Rs)，可是同一原理

来源：蜘蛛抓取(WebSpider) 时间：2020-07-09 22:35 标签： 时钟计数

实验五十进制计数器的设计

1、掌握流程控制语句（IF语句和CASE语句）的使用；

2、掌握计数器进制的设置原理。

3、熟练掌握矢量类型数据与进程语句的使用

4、掌握IF语句的嵌套使用方法，

1、完成多功能十进制加法计数器的VHDL设计

2、正确设置仿真激励信号，全面检测设计逻辑

3、综合下载，进行硬件电路测试

┿进制计数器的VHDL设计的关键在于计数位宽的设置与进制的设置，通常应具有以下功能：清零、使能、向高位进位

要注意进位信号的处理，进位信号的脉宽处理与产生时间处理

1、了解十进制计数器的工作原理。

2、用VHDL文本方式设计十进制加法计数器

3、进行十进制加法计数器的设计仿真（记录仿真波形）。

4、进行十进制加法计数器的设计下载与测试

五、实验报告要求及思考题：

1、进制数与计数最大值的关系是什么？

2、能否设计出可改变参数的通用的计数器怎样设计？

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