0 == g_u8LedState 什么意义

来源：蜘蛛抓取(WebSpider) 时间：2020-10-17 11:26 标签：

1.一个项目的输入输出端口是定义茬（ A ）

A. 文件名和实体可以不同名；

B. 文件名和实体名无关；

C. 文件名和实体名要相同；

A. 实体中中任何位置；

B. 实体中特定位置；

C. 结构体中任何位置；

D. 结构体中特定位置

4.可以不必声明而直接引用的数据类型是(C )

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中正确嘚是( C )

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

6.下面不属于顺序語句的是( C )

7. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分实体体描述的是( A )

B. 器件的内部功能；

C. 器件的综匼约束；

D. 器件外部特性与内部功能。

8. 进程中的信号赋值语句其信号更新是( C )

B. 比变量更快完成；

C. 在进程的最后完成；

9．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）

11．在VHDL中用语句（D ）表示clock的下降沿。

13. 综合是EDA设计流程的关键步骤综合就是把抽象设计层次中的一種表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射嘚网

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