计数器及其应用_百度文库
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计数器及其应用
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计数器及其应用
导读：实验六计数器及其应用，一、实验目的，1．学习集成触发器构成计数器的方法，2．掌握中规模集成计数器的使用方法及功能测试方法，3．用集成电路计数器构成1／N分频器，二、实验预习要求，1．复习计数器电路工作原理，2．预习中规模集成电路计数器74LS192的逻辑功能及使用方法，3．复习实现任意进制计数的方法，三、实验原理，计数器是典型的时序逻辑电路，计数是数字系统中很重要的基本操作，集成计数器是最广泛实验六
计数器及其应用一、 实验目的1． 学习集成触发器构成计数器的方法；2． 掌握中规模集成计数器的使用方法及功能测试方法； 3． 用集成电路计数器构成1／N分频器。二、实验预习要求1． 复习计数器电路工作原理；2． 预习中规模集成电路计数器74LS192的逻辑功能及使用方法； 3． 复习实现任意进制计数的方法。三、实验原理计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。 图实验6.1 四位二进制异步加法计数器1. 用D触发器构成异步二进制加/减计数器。如图实验6.1所示，用四个D触发器构成四位二进制异步加法计数器，其连接特点是将D触发器接成T’触发器，再由低位触发器的Q端和高一位的CP端相连。如果将上图中的Q端与高一位的CP端相连，即可构成四位二进制异步减法计数器。
2. 计数器级联使用及任意进制计数器的实现（1）任意进制的实现图实验6.2所示利用74LS192采用复位法构成五进制计数器。
图实验6.3所示利用74LS161采用置位法构成十进制计数器。 图实验6.2
复位法构成五进制计数器图实验6.3 置位法构成十进制计数器 （2） 一个十进制计数器只能表示0～9，要扩大计数范围，常常用多个十进制计数器级联使用。74LS192设有进位（或借位）输出端，因此可用其进位（或借位）输出信号驱动下一级计数器。如图实验6.4所示。 图实验6.4 计数器扩展四、实验仪器设备1. TPE－ADⅡ数字电路实验箱
1台 2. 双时钟同步加/减计数器74LS192
2片 3. 四位同步二进制加法计数器74LS161
1片 4. 双D触发器74LS74
2片 5. 四两输入集成与非门 74LS00
1片五、实验内容及方法1. 用74LS74 D触发器构成四位二进制异步加法计数器。（1）按图实验6.1连接， RD接至逻辑开关输出插孔，将CP端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示插孔，SD接高电平+5V。（2）清零后，逐个送入单次脉冲，观察并记录Q3、Q2、Q1、Q0状态。
（3）将单次脉冲改为1Hz的连续脉冲，观察Q3、Q2、Q1、Q0的状态。（4）将图实验6.1改成减法计数器，重复上述步骤，并列表记录输出状态。2. 74LS192逻辑功能测试将74LS192的CP接单脉冲源，清零端（CR=1）、置数端
=0、数据输入端（D3～D0）分别接逻辑开关，输出端（Q3～Q0）接逻辑电平显示插孔；
接逻辑电平显示插孔或译码显示输入的相应插孔。按表6.1逐项测试，检查是否相符。
（1）清零（CR）当CR=1，其它输入端状态为任意态，此时Q3Q2Q1Q0=0000。之后，置CR=0，清零结束。
（2）置数当CR=0，CPu、CPD任意，D3D2D1D0任给一组数据，
= 0时，输出Q3 、Q2、Q1、Q0与D3、D2、D1、D0数据相同，此时74LS192处于置数状态。
（3）加法计数CR=0， LD ＝CPD＝1，CPu接单次脉冲源。在清零后送入9个单次脉冲，观察输出状态变化是否发生在CPu的上升沿。
（4）减计数CR=0，LD ＝CPu＝1，CPD接单次脉冲源。参照（3）进行实验。3．任意进制的实现按图实验6.2连接电路，构成5进制计数器。
按图实验6.3连接电路，构成十进制计数器。按图实验6.4连接电路，实现00～99加法计数，输入1Hz连续计数脉冲，并记录之。六、实验报告1. 画出实验线路图，记录整理实验现象及实验所得的有关波形，对实验结果进行分析。（一） 用74LS74 D触发器构成四位二进制异步加法/减法计数器。
四位二进制异步加法计数器①D触发器构成四位二进制异步加法计数器实验线路图
②步骤（2）和步骤（3）中Q3、Q2、Q1、Q0状态变化相同，即都是在脉冲的作用下从0000―&1111循环，数据记录如下： ③实验现象及结果分析CP接单脉冲时，清零后，Q3、Q2、Q1、Q0的状态变为0000（四个灯都不亮），当逐个送入单次脉冲后，Q3、Q2、Q1、Q0状态，即其所对应的电平指示灯变化情况满足从初始状态0000开始，依次变化为-&-&-&-&-&-&-&1111，共十六个状态，当输入脉冲的个数达到使四个灯全亮即Q3Q2Q1Q0=1111后，再继续送入单脉冲，Q3Q2Q1Q0=0000，此时又会从0000开始循环计数，即实现了加法计数器功能。其中低电平0代表灯不亮，高电平1代表灯亮。CP接1Hz的连续脉冲时，不需要人为逐个送入单次脉冲，假设Q3、Q2、Q1、Q0初始状态为0000（都不亮），随着连续脉冲的变化，Q3、Q2、Q1、Q0状态变化跟逐个送入单次脉冲时的状态变化相同，即从-&0000,往复循环，实现加法计数功能。结果分析：当CR=1时，实现清零功能，此时Q3Q2Q1Q0=0000；当CR=0时，随着送入的单次脉冲或连续脉冲的变化，此电路实现模16加法计数功能，即从。四位二进制减法计数器① D触发器构成四位二进制异步减法计数器实验线路图只需将上图的加法计数器中的Q端与高一位的CP端相连，即可构成四位二进制异步减法计数器。②步骤（2）和步骤（3）中Q3、Q2、Q1、Q0状态变化相同，即都是在脉冲的作用下从0000―&1111循环，数据记录如下：② 实验现象及结果分析CP接单脉冲时，清零后，Q3、Q2、Q1、Q0的状态变为0000（四个灯都不亮），当逐个送入单次脉冲后，Q3、Q2、Q1、Q0状态，即其所对应的电平指示灯变化情况满足从初始状态0000开始，依次变化为-&-&-&-&-&-&-&0001，共十六个状态，当输入脉冲的个数达到使四个灯全不亮即Q3Q2Q1Q0=0000后，再继续送入单脉冲，Q3Q2Q1Q0=1111，此时又会从1111开始循环减数，即实现了减法计数器功能。其中低电平0代表灯不亮，高电平1代表灯亮。CP接1Hz的连续脉冲时，不需要人为逐个送入单次脉冲，假设Q3、Q2、Q1、Q0初始状态为0000（都不亮），随着连续脉冲的变化，Q3、Q2、Q1、Q0状态变化跟逐个送入单次脉冲时的状态变化相同，即Q3Q2Q1Q0状态从0000变化到1111后进行的减法计数,往复循环，实现减法计数功能。结果分析：当CR=1时，实现清零功能，此时Q3Q2Q1Q0=0000；当CR=0时，随着送入的单次脉冲或连续脉冲的变化，此电路实现模16减法计数功能，即从。 （二）74LS192逻辑功能测试 ① 逻辑功能测试实验线路图包含总结汇报、出国留学、教学研究、IT计算机、外语学习、人文社科、行业论文、经管营销、表格模板、自然科学以及实验六
计数器及其应用等内容。本文共2页
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数字钟的设计方案
一、设计目的
1、了解数字钟的组成及工作原理；
2、熟悉中规模集成电路的应用；
3、掌握数字钟的设计和实验；
4、了解简单数字系统实验，调试及故障排除的方法。
二、设计要求
1、简单设计出秒和分的电路，保证计数准确；
2、显示数字钟必须是六十进制；
3、保证计时时的稳定和准确性，即秒信号的准确；
三、设计器材
数字试验箱
DCL&&#8544;型数字电子实验箱
74LS00,74LS20
共阳极数码管
四、数字钟设计原理
1、数字钟的组成和基本工作原理
它的计时周期是24小时，我们只简单设计出秒和分的电路，其周期为1小时。
秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，我们应用DCL&&#8544;型数字电子实验箱的秒脉冲来实现，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，累计60分钟，可实现对1小时的计时。译码显示电路将
“分”、“秒”计数器的输出状态通过显示驱动电路，七段显示译码器译码，在经过四位LED七段显示器显示出来。如下图所示多功能数字钟的组成框图。
&&&&&&&&&&&&&&
数字钟组成框图
应用DCL&&#8544;型数字电子实验箱的秒脉冲来实现，得到标准秒信号，保证计时时的稳定和准确。
,从而实现秒和分的六十进制计数。
1.3译码显示电路
其是在译码显示电路输出信号的驱动下，选用LED七段显示器将数字显示，.并且为保证数码管正常工作提供足够的工作电流，近而将数字钟的计时状态直观清晰呈现在我们的视觉面前，被我们所了解。
2、设计步骤与方法
2.1计数器的使用说明
秒脉冲信号经过级计数器，分别得到“秒”个位、十位，“分”个位、十位的计时。“秒”、“分”计数器为60秒为1分、60分为1小时，分别组成两个六十进制（秒、分）的计数器。将这些计数器适当地连接，就可以构成秒、分的计数，实现计时的功能进制计数器。它们都可以用两个“十进制”计数器来实现。六十进制计数器可以用两个74LS
192集成电路来实现。
计数器六十进制的接法
74LS192为同步十进制加（减）计数器，用作钟表的计数，要将其作为加法计数器，所以脉冲要接在“CP+”上，“CP-”则置1。74LS192有异步清零（高电平有效）功能，和异步置数（低电平有效）功能。
用74LS192清零端置零，置数端置1，实现六十进制的个位，当个位计数到十，则会有一进位信号。而计数器则是从“0”计数到“9”，再进位。将74LS192十进制改为六进制，设计采用异步置零的方法，当十位为“6”时，反馈给置数端，则完成异步置零。其中CP-置“1”，清零端置“0”，预置数为“0000”。六十进制的简单逻辑电路图如下图所示。
&&&&&&&&&&&&&&&&&&&六十进制原理图
2.2计数器的秒向分的进位
秒位计数到60秒时，要向分位有一进位信号。分的个位需要秒分位同样的进位脉冲，即“分脉冲”。并且秒十位计数计数到6时，分个位才会得到一进位信号，即完成进位。其电路图如下图所示。
&&&&&&&&&&&&&&&&&&&
秒向分的进位原理图
2.3译码显示电路
在数字系统中，经常要将数字和符号的二进制数编码翻译成人们习惯的形式直观地显示出来，以便查看。显示器品种很多，如荧光数码管，半导体等，本实验选择共阳极LTS546R数码管及其译码驱动器，译码器使用74LS247码4-7段译码驱动器，它们的功能原理如下图所示。
&&&&&&&&&&&&&&&
功能原理图
&&&&&&&&&&&&&&&&&&&&&&
2.4数字钟（分秒位）设计电路总图：如附页图。
3、方案调试
3.1按附页图连接电路
应严格按图连接引脚,注意走线整齐,布局合理,器件的悬空端,清0端,置1端要正确处理。插拔集成芯片时要用力均匀,避勉芯片管脚在插拔过程中变弯,折断。
3.2按顺序逐步调试
每部分是否实现应有的计数功能，出现问题认真排查并解决。
经过实验的初步设计到实验的验证我们失败了多次，我们有过迷茫、失望、无助、无奈甚至气馁，可有我们合作伙伴的互相鼓励我们不断摸索，最后以锲而不舍的精神收获了满满的成功。
开始时，没有查出相关芯片的功能表和性能指标，面对实验目的感到很茫然，经过老师的提示才有了努力的方向。
在实现十进制转化六进制时，因为没有六进制芯片就得将其它进制的芯片转化为六进制，我选择将十进制进行转换，采用了74LS192芯片后来通过与同学之间的交流下我们成功的实现了秒两位的六十进制。
最大的问题是实现秒位向分位的进位，我想当然的用十进制的进位位来给分位进位，可是这一步是此次试验中的重中之重。后来通过老师耐心的讲解指导下最终获得了成功。
电路板，芯片或是连接线的问题会给实验带来很大麻烦，影响实验的进行，面对复杂的电路，很多次都没有把电路接完整。
书本的知识不仅仅是我们看到的作用，更重要的是我们要学以至用，在实践中去创新去发展。
在实验刚开始没有给自己定出要做好数字显示钟的目标，我想我永远都不会明白数字秒表的工作原理以及相关知识，最终成功了，给了我很大的鼓励和信心。
【参考文献】
1.《电工学--电子技术》秦曾煌主编& 高等教育出版社
2.《数字电子技术基础》杨颂华 冯毛官等编注& 西安电子科技大学出版社
3.《电工电子技术实验教程》章继涛 韦友春主编 北京理工大学出版社 2007。
4．曹昕燕等编著.EDA技术实验与课程设计.北京：清华大学出版社.2006
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