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q2&&9.0 无法编译&&错误显示如下& &怎样才能解决？
Internal Error: Sub-system: AMERGE, File: /quartus/atm/amerge/amerge_kpt_op.cpp, Line: 220
cmp_merge_kpt_db
Stack Trace:
0x3DB87& &: amerge_mini_merge + 0x3A7A7 (atm_amerge)
Quartus II Version 9.0 Build 184 04/29/2009 SJ Full Version
Service Pack Installed:&&1
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逛了这许久，何不进去瞧瞧？“ 畅学电子 ” 一键关注,轻松学习电子知识畅学电子网·订阅号每天更新电子行业技术文章，及单片机最新资讯，随时随地轻松学习下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助。1.Found clock-sensitive change during active clock edge at time &time& on register &&name&&原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file2.Verilog HDL assignment warning at &location&: truncated value with size &number& to match size of target (&number&原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments&Timing analysis settings...&Inpidual clocks...&...注意在Applies to node中只用选择时钟引脚一项即可，required fmax一般比所要求频率高5%即可，无须太紧或太松。6.Timing characteristics of device EPM570T144C5 are preliminary原因:因为MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack措施:只影响 Quartus 的 Waveform7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled措施:将setting中的timing Requirements&Option--&More Timing Setting--&setting--&Enable Clock Latency中的on改成OFF8.Found clock high time violation at 14.8 ns on register &|counter|lpm_counter:count1_rtl_0|dffs[11]&原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施：setting--&timing Requirements&Options--&Default required fmax 改小一些，如改到50MHZ10.Design contains &number& input pin(s) that do not drive logic原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。13.Critical Warning: Timing requirements were not met. See Report window for details.原因：时序要求未满足，措施：双击Compilation Report--&Time Analyzer--&红色部分（如clock setup:'clk'等）--&左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题或fmax设置问题14.Warning: Can't find signal in vector source file for input pin |whole|clk10m原因：这个时因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的15.Can't achieve minimum setup and hold requirement &text& along &number& path(s). See Report window for details.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的措施：利用Compilation Report--&Time Analyzer--&红色部分（如clock hold:'clk'等），在slack中观察是hold time为负值还是setup time 为负值，然后在：Assignment--&Assignment Editor--&To中增加时钟名(from node finder)，Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值&multicycle,如设为2和1。16: Can't analyze file -- file E://quartusii/*/*.v is missing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响17.Warning: Can't find signal in vector source file for input pin |whole|clk10m原因：因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的18.Error: Can't name logic function scfifo0 of instance &inst& -- function has same name as current design file原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目措施：无须理会，不影响使用20.Timing characteristics of device &name& are preliminary原因：目前版本的QuartusII只对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family原因：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特性措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器,但实际其实无关紧要22.Warning:Found xx output pins without output pin load capacitance assignment原因：没有给输出管教指定负载电容解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告& & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & &如何分享到朋友圈点击右上角
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关于MOSFET很多人都不甚理解，这次小编再带大家仔细梳理一下，也许对于您的知识系统更加全面。下面是课程详情：
本课程主要通过典型实例的形式，以51单片机的系统设计为主线，结合软件和硬件，由浅入深、电容器既是最常用的电器元件。也是容易损坏的电器元件，在没有特殊仪表仪器的情况下检测电容器的好坏，可用以几种方关于畅学课程：畅学电子网是一个专业电子工程技术学习社区，是一个电子工程师网络在线课堂。课程内容涵盖单片机、嵌电子电路中的运算放大器，有同相输入端和反相输入端，输入端的极性和输出端是同一极性的就是同相放大器，而输入端的我们先看网上流传的PID参数整定口诀：
参数整定找最佳，从小到大顺序查
先是比例后积分，最后再把为了方便大家更好的学习，畅学电子网特别增加了针对单片机和EDA的公众号，每天推送相关知识，希望能对你的学习有课程详情：
本课程主要通过典型实例的形式，以MSP430单片机的系统设计为主线，结合软件和硬件，由浅一、地线的作用地线的主要作用就是当电器出现故障时，电源可能击穿(或：破坏)某些元件，使电器的外壳带电。将电器课程详情：
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《MMA7455数字三轴加速度传感器模块实战教程》由畅学电子专业的电子工程师团队设计规划1、零序电流保护的各段保护范围是如何划分的？零序电流I段躲过本线路末端接地短路流经保护的最大零序电流整定；不现在数字式万用表已经是很普及的电子测量工具了，因其使用方便和准确性受到电子技术人员的喜爱。但常常有人说在测量为了方便大家更好的学习，畅学电子网特别增加了针对单片机和EDA的公众号，每天推送相关知识，希望能对你的学习有AND 与门ANTENNA 天线BATTERY 直流电源BELL 铃,钟BVC 同轴电缆接插件BRIDEG 稳压二极管(又叫齐纳二极管)，在电路图中常用“ZD”加数字表示，如：ZD5 表示编号为5的稳压管。此二极管是二极管电路中整流二极管的应用最为普遍。所谓整流二极管就是专门用于电源电路中将交流电转换成单向脉动直流电的二极为了方便大家更好的学习，畅学电子网特别增加了针对单片机和EDA的公众号，每天推送相关知识，希望能对你的学习有课程详情：
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1.按下K，电源通过4007为整个系统供电，A双向可控硅是一种功率半导体器件，也称双向晶闸管，在单片机控制系统中，可作为功率驱动器件，由于双向可控硅没有反其实单片机开发就跟人的一生一样，起起伏伏，各种意外，不信你看：某天某日某产房，你诞生了（power up ,1、基本概念二极管由管芯、管壳和两个电极构成。管芯就是一个PN结，在PN结的两端各引出一个引线，并用塑料、玻一．开关电源的工作原理开关电源就是采用功率半导体器件作为开关元件，通过周期性通断开关，控制开关元件的占空比来课程详情：
本课程主要通过典型实例的形式，以51单片机的系统设计为主线，结合软件和硬件，由浅入深、changxuedianzi谢谢关注畅学电子网，让我们一起开启知识的大门吧！热门文章最新文章changxuedianzi谢谢关注畅学电子网，让我们一起开启知识的大门吧！随笔 - 145
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&&F​P​G​A​第​三​方​仿​真​软​件​的​教​程
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Quartus II 版本问题解决方案
　　在做一个项目时，发现该项目（主要才用原理图设计）可以在Quartus 9.0版本上编辑，但是无法编译通过，表现在会提示一个弹窗的错误，选择no可以继续进行，结束时也没有提示error,但是并没有正常编译通过。因此也就无法进行modelsim仿真，表现为每一次modelsim的结果都是一样的。
解决方案：　　
　　此时将整个项目关闭，用11.0版本打开，不要修改，直接编译就可以通过，没有错误出现。此时，已可进行正常的仿真。同时，使用９.０打开该项目也可以进行仿真了。
　　估计这个原因是，在９.０编译时，某些文件没有生成，所以无法仿真出结果。
　　在选定具体芯片后，出现错误，例如芯片选为Cyclone II EP2C35F672C6，出现调用的RAM模块错误。如下：
当芯片选择为EP2C35F672C6时，发现直接编译通不过，出现一些关于8051Core模块内部调用的RAM模块LPM_RAM_DQ的错误信息“this mode is not supported in Cyclone II device family in this version of Quartus II software. Please refer to the Cyclone II FPGA Family Errata Sheet for more information on this feature”
解决方案：
　　打开工程设置，定位到选项卡左侧的“ASSIGNMENTS | SETTING | ANALYSIS&SYNHESIS”页；然后在默认参数设置（SETTINGS_DEFAULT PATAMETERS）中添加一个名（NAME）为 CYCLONEII_SAFE_WRITE、值（DEFAULT SETTING）为VERIFIED_SAFE的参数；
如下图所示：
　　这可能是因为，原理图设计是，调用的ram模块不是对于的具体的某一款芯片，或者原设计是采用Cyclone I型芯片，现在要应用在Cyclone II上。
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