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数电实验报告触发器
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【数电实验报告触发器】实验三一、 实验目的触发器及其应用1. 熟悉基本 D 触发器的功能测试。2. 了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特 点。3. 熟悉触发器的实际应用。二、 试验设备1. 数字电路试验箱 2. 数字双踪示波器 3. 函数发生器 4. 74LS00、74LS74三、 试验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电 路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系 统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1” ， 在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触 发器呦集成触发器和门电路（主要是“与非门” ）组成的触发器。按其功能 可分为有 RS 触发器、JK 触发器、D 触发器、T 和 T’功能等触发器。触发方 式有电平触发和边沿触发两种。D 触发器在时钟脉冲 CP 的前沿（正跳变 0→1）发生翻转，触发器的次 态 Q n ?1 取决于 CP 脉冲上升沿到来之前 D 端的状态，及 Q n ?1 =D。因此，它具 有置 0、置 1 两种功能。由于在 CP=1 期间电路具有维持阻塞作用，所以在 CP=1 期间，D 端的数据状态变化，不会影响触发器的输出状态。RD 和 S D 分 别是决定触发器初始状态 Q n 的直接置 0、置 1 端。当不需要强迫置 0、置 1时， RD 和 S D 端都应置高电平（如接+5V 电源） 。74LS74（CC4013）等均为上 升沿触发的边沿触发器。图（1）为 74LS74 的引脚图，图（2）为其逻辑图， 表（1）为其真值表。D 触发器应用很广，可用做数字信号的寄存，移位寄存， 分频和波形发生器等。74LS000 的引脚排列如图（3） 。图（1）图（2）D0 1 表（1）Q n ?10 1图（3）四、 试验内容1. 用双 D 触发器构成二分频器 2. 用双 D 触发器构成四分频器 3. 生成如图所示时序脉冲五、 试验结果1 和 2 设计连接示意图见图（4） 。在 CP1 端加入 1KHz，峰峰值为 5.00V，平均值为 2.50V 的连续方波，并用示波器观察 CP，1Q，2Q 各点的波形，见图（5） 。图（4）3 设计A） 逻辑分配Q1nQ0nQ1n ?1Q0n ?1F 0 0 0 10 0 1 10 1 1 00 1 1 01 1 0 0B） 特征方程Q1n ?1= D1 = Q0 n = D0 = Q1 nQ0n ?1F= Q1 n Q0 n CPC） 电路图原始信号二分频四分频生成图（5）
【数电实验报告触发器】实验三 触发器及其应用 一、实验目的 1、熟悉基本 RS 触发器、D 触发器的功能测试。2、了解触发器的触发方式及出发特点。3、熟悉触发器的实际应用。二、实验设备 数字电路实验箱、数字双踪示波器、74LS00、74LS74。三、实验原理 触发器是一个具有记忆功能的二进制信息存储器件， 是构成时序 电路的最基本逻辑单元。也是数字逻辑电路中一种重要的单元电路。触发器具有两个稳定状态，即“0”和“1” ，在一定的外界信号作用 下，可以从一个稳定状态翻转到另一个稳定状态。按其功能可分为 RS 触发器、JK 触发器、D 触发器、T 和 T'触发器。触发方式有电平 触发和边沿触发两种。1、基本 RS 触发器是最基本的触发器。如图所示由二个与非门 交叉耦合构成。具有置“0” 、置“1”和“保持”三种功能。2、D 触发器在时钟脉冲 CP 的前沿（正跳变 0 1）发生翻转， 具有置 0、置 1 两种功能。D 触发器应用很广，可用作数字信号的寄 存，移位寄存，分频和波形发生器等。四、实验内容 1、设计水泵开关要求水位上到 B 水泵关闭，水位下降到 A 水泵 开启。（74LS00）设 A（B）为 0 表示水位低于 A（B） ，A（B）为 1 时水位高于 A （B） 。据此可列出真值表A B RD SD Q0 1 1 RD = B0 0 11 1 00 1 11 保持 0SD = A实现该逻辑功能的电路图如下：2、设计智力竞赛中二人抢答装置，要求先抢答者按下开关同时 封锁后抢答者的开关控制，最后由主持人清除灯光显示。利用 74LS00 和 74LS74 实现该设计：3、实现二分频电路二分频波形：
【数电实验报告触发器】数字电路与逻辑设计基础实验任课：陈志坚实验名称：触发器（实验七）云南大学 信息学院一、实验目的⑴ 学习触发器逻辑功能的测试方法 ⑵ 进一步熟悉 RS 触发器、 集成 D 触发器和 JK 触发器的逻辑功能及其触发方式二、实验器材⑴ 直流稳压电源、数字逻辑实验箱 ⑵ 74LS00、74LS74、74LS76三、实验内容和仿真11．基本 RS 触发器基本 RS 触发器用与非门 74LS00 构成，按图 7-1 接好线。在输入端加上不同 的信号，通过发光二极管观察电路输出端的状态。把结果填入自制的表中。图 7-1 基本 RS 触发器图 7-2 D 触发器的预置和清零功能R 0 0 1 1S 0 1 0 1Q 1 0 1 1Q1 1 0 02．D 触发器用带预置和清除的双 D 型触发器 74LS74 来测试上升沿触发集成 D 型触发器 的逻辑功能。先按图 7-2 接线，在时钟脉冲的不同电平状态，改变预置端 PRE 和清除端 CLR 的信号，通过发光二极管观察触发器的输出状态。把结果填入自 制的表中。然后，按图 7-3 接线，测试 D 触发器的逻辑功能。在 D 触发器的逻辑功能测试中，先将数据输入端 D 分别置入“0”或“1”，再用清 零端 CLR 和预置端 PRE 分别将触发器的输出端清除为“0”或置位为“1”，最后再 用单脉冲按钮向触发器的时钟输入端 CLK 发出脉冲的上升边沿和下降边沿，同 时观察电路输出端 Q 的输出状态，把结果填入表 7-1 中。注意：清零和置位之后，清除端 CLK 和预置端 PRE 必须置成“1”状态。图 7-3 D 触发器逻辑功能测试7-4 JK 触发器清除和预置功能的测试2D 触发器仿真（1）k0(CLR) 0 0 1 1 K3(PR) 0 1 0 1D 触发器仿真（2）VCCVCCQ 1 0 1 15V5VK0K1K2K3K0K1K2K33J1J1Q1 1 0 01 2 3 4 5 6 7 ~1CLR 1D 1CLK ~1PR 1Q ~1Q GND VCC ~2CLR 2D 2CLK ~2PR 2Q ~2Q14 13 12 11 10 9 81 2 3 4 5 6 7~1CLR 1D 1CLK ~1PR 1Q ~1Q GNDVCC ~2CLR 2D 2CLK ~2PR 2Q ~2Q14 13 12 11 10 9 8U2 74LS74DU2 74LS74D(保持前一个状态)qqV2 q_q_1kHz 5V表 7-1 D 0 1 C LK n＝0 0 0 1 1 Qn+1 Q n＝1 0 0 1 1 Q3．JK 触发器用带预置和清除的双 JK 触发器 74LS76 来测试下降沿触发集成 JK 触 发器的逻辑功能。先按图 7-4 接线，改变预置端 PRE 和清除端 CLR 的信号，通 过发光二极管观察触发器 Q 输出端的输出状态。把结果填入自制的表中。然后， 按图 7-5 接线，测试 JK 触发器的逻辑功能。图 7-5 JK 触发器逻辑功能测试4VCC 5V q~2CLR ~2PR 2CLK VCC 1J ~1CLR ~1PR 1CLK 8 7 6 5 4 3 2 1q_U1 74LS76D9 10 11 12 13 14 15 162J ~2Q 2Q 2K GND ~1Q 1Q 1KV2 J1 JK 1kHz 5VJK 触发器仿真 表 7-2 Qn+1 J 0 0 1 1 1 0 1 K 0 CLK ＝0 0 0 0 0 0 1 1 1 Qn ＝1 1 1 1 0 1 1 0 0 Qn在 JK 触发器的逻辑功能测试中，先将数据输入端 J、K 分别置入 00、01、 10 或 11，再用清除端 CLR 和预置端 PRE 分别将触发器的输出端清除为“0”或置 位为“1”， 最后再用单脉冲按钮向触发器的时钟输入端 CLK 发出脉冲的上升边沿 和下降边沿，同时观察电路输出端 Q 的输出状态，把结果填入表 7-2 中。五、实验结果分析1. 在此次实验中，用逻辑笔检查单脉冲信号，若信号是下降沿信号，则按下按 钮灯变为绿色，给了一个下降沿，放开按钮，灯变为红色，实际上是一个上 升沿。52. 此次实验中，D 型触发器是上升沿触发，JK 触发器是下降沿触发。实验过程 中应该注意清零和置位之后， 清除端 CLK 和预置端 PRE 必须置成 “1” 状态。否则实验结果不满足状态方程。3. 仿真过程中使用了时钟脉冲信号，对其设置好参数后，容易观察到上升沿和 下降沿。仿真结果与预期相符。六、思考题⑴ RS 触发器“不定”状态的含义是什么？ 答：当 RS=00 的时候，两个与非门输出均为 1，此时破坏了触发器的互补输出关 系，特别当 RS 同时从 0 变为 1 时，由于门的延迟时间不一致，因此触发器的次 态不确定。⑵ 指出图 7-7 的电路是什么功能，并画出时序图。图 7-7 思考题电路此电路实现三分频功能。时序图如下。6
【数电实验报告触发器】数字逻辑与数字系统设计实验报告――D、JK 触发器与广告流水灯异步时序电路 VHDL 语言仿真学 班 学 姓院 级 号 名电子工程学院 卓越 001012 班
冉 艳 伟 实验时间一．实验目的1.了解集成触发器的工作原理。2.对 Quartus II 软件使用操作有初步的了解，能用该软件进行简 单的 VHDL 语言编程与功能仿真 3、掌握 VHDL 设计实体的基本结构及文字。二．实验仪器1.计算机一台 2.万用表一块 3.直流稳压电源一台 4.数字电路实验板一台（含 cyclone―II FPGA 芯片） 5.数据下载线，JTAG 连接线若干三．实验内容用 VHDL 代码输入的方法设计以下三个电路功能，并进行全程编 译，执行功能和时序仿真。1. 用 VHDL 语言描述 D 触发器功能。2. 用 VHDL 语言描述 JK 触发器功能。3. 用 VHDL 语言描述以下功能用双 D 触发器 74LS74 和与非门 74LS00 设计一个广告流水灯同步 时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循 环右移，其状态图如图 5-11 所示，图中¤表示灯亮，◎表示灯暗。四．实验数据记录与处理1. D 触发器1）VHDL 语言 use ieee.std_logic_1164.entity Dflipflop is port(D,clock :in Q end D std_ :out std_logic);architecture behavior of Dflipflop isbegin Process begin if clock'event and clock='1' then Q&=D; (clock)2）功能仿真 建立波形文件，功能仿真结果如下：3）时序仿真 建立波形文件，时序仿真结果如下：2. JK 触发器1）VHDL 语言LIBRARY USE ieee.std_logic_1164.ENTITY jkflipflop IS PORT ( J,K Q END Clock IN IN STD_LOGIC ;STD_LOGIC ;OUT STD_LOGIC) ;ARCHITECTURE Behavior OF jkflipflop IS SIGNAL Q1STD_LOGIC ; BEGIN PROCESS ( Clock ) BEGIN IF Clock'EVENT AND Clock = '1' THEN Q1 &= (J AND NOT Q1)OR(NOT K AND Q1); END IF ; Q &= Q1; END PROCESS ; END B2）功能仿真 建立波形文件，功能仿真结果如下3）时序仿真 建立波形文件，时序仿真结果如下：3. 广告流水灯1）VHDL 语言LIBRARY USE ieee.std_logic_1164.ENTITY fd2 IS PORT ( Q END fd2 ; Clock IN STD_LOGIC ;OUT STD_LOGIC);ARCHITECTURE Behavior OF fd2 IS SIGNAL D STD_LOGIC ; BEGIN PROCESS ( Clock ) BEGIN IF Clock'EVENT AND Clock = '1' THEND &= NOT D ; END IF ; Q &= D; END PROCESS ; END BLIBRARY USE ieee.std_logic_1164. PACKAGE fd2_package IS COMPONENT fd2 PORT ( Clock Q IN STD_LOGIC ;OUT STD_LOGIC);END COMPONENT ; END fd2_LIBRARY USE ieee.std_logic_1164. LIBRARY USE work.fd2_package.ENTITY fd4 IS PORT ( Clock Q0,Q1 END fd4 ; IN STD_LOGIC ;OUT STD_LOGIC);ARCHITECTURE Structure OF fd4 IS SIGNAL W STD_LOGIC ;BEGIN S0fd2 PORT MAP( CLOCK, W ); Q0 &= W; S1fd2 PORT MAP( W, Q1 ); END SLIBRARY USE ieee.std_logic_1164. PACKAGE fd4_package IS COMPONENT fd4 PORT ( Clock Q0,Q1 IN STD_LOGIC ;OUT STD_LOGIC);END COMPONENT ; END fd4_LIBRARY USE ieee.std_logic_1164. LIBRARY USE work.fd4_package.ENTITY liushuideng IS PORT ( Clock Q0,Q1 L END IN STD_LOGIC ;OUT STD_LOGIC ; OUT STD_LOGIC_VECTOR(0 TO 3));ARCHITECTURE Structure OF liushuideng IS SIGNAL W0,W1 STD_LOGIC ; BEGIN S0fd4 PORT MAP( CLOCK, W0, W1 ); Q0&= W0; Q1&= W1; L(0)&= (NOT W0) OR (NOT W1); L(1)&= W0 OR (NOT W1); L(2)&= (NOT W0) OR W1; L(3)&= W0 OR W1; END S2）功能仿真 建立波形文件，功能仿真结果如下3）时序仿真 建立波形文件，时序仿真结果如下：
【数电实验报告触发器】专业电子信息工程 姓名：实验报告课程名称数字电子技术实验 实验名称触发器应用 一、实验目的和要求（必填） 三、主要仪器设备（必填） 五、实验数据记录和处理 七、讨论、 一．实验目的和要求 实验目的和要求 1. 2. 3. 4. 5.装学号日期地点 东三指导老师成绩：__________________ 实验类型设计型实验 同组学生姓名：__________ 二、实验内容和原理（必填） 四、操作方法和实验步骤 六、实验结果与分析（必填）加深理解各触发器的逻辑功能，掌握各类触发器功能的转换方法。熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。掌握集成 J-K 触发器和 D 触发器逻辑功能的测试方法。学习用 J-K 触发器和 D 触发器构成简单的时序电路的方法。进一步掌握用双踪示波器测量多个波形的方法。二．主要仪器设备订 线实验选用集成电路芯片：74LS00（与非门） 、74LS11（与门） 、74LS55（与或非门） 、74LS74（双 D 触发器）74LS107（双 J-K 触发器） GOS-6051 型示波器，导线，SDZ-2 实验箱 实验内容、实验原理（设计过程） 三. 实验内容、实验原理（设计过程） 实验电路及实验结果 、 1、触发器功能的转换 （1）实验内容D→T′、J-K→T′、D→J-K 的转换实验。（2）实验原理将某种功能的触发器转换成另一种功能的触发器时，可以再触发器外添加适当的组合逻辑电路 来实现。其结构框图如下图所示：P.2 实验名称触发器应用 姓名学号：各触发器的次态方程如下D 触发器：Qn+1=D T’触发器：Qn+1=Qn （3）设计过程、实验电路及实验结果JK 触发器：Qn+1=J!Qn+!KQn① D 触发器转换为 T’触发器 D 触发器与 T’触发器的次态方程为：D 触发器：Qn+1=D T’触发器：Qn+1=Qn 若将 D 触发器转换为 T’触发器，则两者次态方程相等，因此有：D=!Qn 由此得到仿真电路图如下：实验结果：按图连接电路后，可观察到指示灯以 CP 频率一亮一灭，测试结果符合下表CP 上升沿 上升沿 Qn 0 1 Qn+1 1 0说明实验成功。② D 触发器转换为 JK 触发器 D 触发器与 JK 触发器的次态方程为：D 触发器：Qn+1=D 其中 JK 触发器特性表如下：JK 触发器：Qn+1=J!Qn+!KQnP.3 实验名称触发器应用 姓名学号：若将 D 触发器转换为 JK 触发器，则有 D= J!Qn+!KQn 由此得到仿真电路图如下：实验结果：按图连接电路后，观察到当 J、K 均为 1 时，指示灯按 CP 频率一亮一灭闪烁； 当 J、K 均为 0 时，指示灯保持上一状态； 当 J=0，K=1 时，灯灭； 当 J=1，K=0 时，灯亮； 其结果符合 JK 触发器特性表，说明实验成功。2、单次脉冲发生器 （1）实验内容 用双 D 触发器设计一个单脉冲发生器。（2）实验原理 由于一个 D 触发器无法实现脉冲信号的发生，因此由触发器 2 实现触发器 1 的清零，同时触 发器 1 的 Qn 实现 D2 的置 0，从而令两个 D 触发器发生脉冲信号。令 D1=1， 2=Q1n+1， D CLR1=Q2n+1， 所以第一个上升沿时 Q1=1，第二个 上升沿时 Q2=D2=Q1=1， !Q2=CLR=0， 于是触发器 1 清零,Q1=0；第三个上 升沿时 Q2=D2=Q1=0，由此循环。当两个触发器 CLK 都接同一系 列脉冲时， 根据分析可作波形图如图 所示。P.4 实验名称触发器应用 姓名学号：由此得到仿真电路图如下：其中示波器显示波形如下：实验注意事项1、CP 脉冲采用 1KHz。由于实验箱上 1Hz、1KHz 信号驱动能力有限，可在 1KHz 信号后接非门以 增强驱动能力。P.5 实验名称触发器应用 姓名学号：2、示波器 CH1、CH2 的接地线一定要和实验箱的地端相接 否则无法显示出稳定波形。的接地线一定要和实验箱的地端相接，否则无法显示出稳定波形 实验结果当 CLK1 接手控脉冲、CLK2 接系列脉冲时，出现一个上升沿，两指示灯先后亮 CLK2 两指示灯先后亮、暗一次。当 CLK1、CLK2 均接系列脉冲时 均接系列脉冲时，两指示灯连续轮流亮、暗。将示波器 CH1 CH1、CH2 分别接 Q1、 Q2 处，观察到示波器显示波形与仿真得到的波形相同 观察到示波器显示波形与仿真得到的波形相同，说明实验成功。（注：由于没有带可以拍照的设备 由于没有带可以拍照的设备，故没有实拍波形图，已给老师检查看过 过）3、四位移位寄存器 （1）实验内容 用 D 触发器设计一个 4 位移位寄存器电路并进行实验（移位寄存器要求能实现串行输入 移位寄存器要求能实现串行输入， 并行输出与串行输出两种方式） 并行输出与串行输出两种方式 实验电路及实验结果 （2）设计过程、实验电路及实验结果 四位移位寄存器的功能为：在时钟脉冲的作用下，实现信号的串行输入和右移 四位移位寄存器的功能为 实现信号的串行输入和右移。n+1 用 4 个 D 触发器来实现此功能 触发器来实现此功能，有 D4=Q3 ，D3=Q2n+1，D2=Q1n+1， 接串行输入端。同 ，D1 时，4 个 D 触发器 CLK 接相同的系列脉冲 接相同的系列脉冲，CLR 接相同的清零端。由此得到仿真电路图如下由此得到仿真电路图如下P.6 实验名称触发器应用 姓名学号：实验结果：按图连接电路。当 CLR 为高电平时，所有指示灯清零。当控制输入 0 或 1 时，根据 指示灯明暗不同，可以看到信号随时钟脉冲向右移。据此实现串行输入和右移功能，说明实验成功。4、四路竞赛抢答器 （1）实验内容 用两片 74LS74（4 个 D 触发器）实现四路竞赛抢答器电路。输入为四个按钮 S4S3S2S1、总 清零端、10kHz 时钟脉冲。输出为 4 路分别连接到 LED 指示灯。（2）设计过程、实验电路及实验结果 此电路要实现的功能为：清零后开始抢答，当有一人率先按下按钮(如 S1)，则 S1 对应的指 示灯亮，且通过逻辑电路锁住时钟脉冲，防止它再输出上升沿。因此，D 触发器的复位端连在一起，作为总清零作用；四个参赛人分别控制一个触发器， 四个 D 触发器的 CP 连在一起，由一个高频脉冲信号触发，输出端接发光二极管指示抢答成功 与否。若有一个 D 端接高电平， 则通过 4 个触发器的!Q 端与 CP 的与非门， 阻止再出现上升沿。逻辑电路如下：由此可得仿真电路图如下：P.7 实验名称触发器应用 姓名学号：实验结果：按图连接电路。当清零端接低电平时清零；清零端接高电平（无效）时，略有先后地同 时按下多个抢答按钮，只有一个灯亮（按的最快的 D 对应的指示灯） ，说明实现抢答功能，实验正确。5、乒乓球练习电路 （1）实验内容 用 D 触发器设计一个乒乓球练习电路（模拟两个运动员在练球时，乒乓球能来回运转。）并 进行实验（提示：可用两只触发器，两个 CP 端的触发脉冲分别由两名运动员操作，触发器的状 态用实验器上的发光管指示） （2）设计过程、实验电路及实验结果 此电路要实现的功能是：开关 A、B 分别表示两运动员操作。当 A=1 时，表示运动员 A 将 球击向运动员 B，此时 B 灯亮；当 B=1 时，表示运动员 B 将球击向运动员 A，此时 A 灯亮。如 此反复练球。当状态由 B=0，A=0 到 A=1，B=0 时（A 将球击向 B） ，!CLR1=!B=1 无效，Q1=1，!Q1=0， A 灯不亮； !CLR2=!A=0 有效， CLK2 由 1 变为 0， 而 产生一个下降沿， 所以触发器 B 清零， !Q2=1， B 灯亮。由此可得仿真电路如下：仿真实验结果由于现实中不出现 A、B 均等于 1 的情况，因此当从 A=0，B=0 变为 A=1，B=0 时，B 灯亮；从 A=0， B=0 变为 A=0，B=1 时，A 灯亮。开关每次置 1 后都要归 0 才能开始下一次（实际上 A=0，B=0 是保持功 能） 。说明此电路图可以实现乒乓球练习的功能。P.8 实验名称四、思考题 1. 基本门电路组成的触发器的不定态有几种? 答：与非门组成的基本 RS 触发器中，!RD=!SD=0 时为不定态； 或非门组成的基本 RS 触发器中，RD=RS=0 时为不定态； 与非门组成的 RS 锁存器中，R=S=1 时为不定态。2. 预置功能如何实现?要改变触发器的输出，应注意什么问题? 答：由触发器的清 0 或置 1 实现。改变触发器的输出时，应注意不能从保持过渡到不定态，否则会出现错误。3. 实验中如何区别电平触发，边沿触发？ 答：可以在高电平时改变输入（在触发时会使次态和初态不同的输入） ，若输出改变，则说明是 电平触发；若高电平时输出不改变，在边沿时才改变，则说明是边沿触发。触发器应用 姓名学号：讨论、 五. 讨论、心得 在触发器实验中，使用各种触发器集成电路芯片实现了各触发器之间的转换与各种实用的电路功 能，让我在理论范畴之外，再一次了解到触发器应用之广。而且触发器的边沿触发，有效地防止了输 入信号的弹跳与不稳定。掌握每个实验要实现的具体功能是非常重要的，这是检验实验是否成功最切实可行的办法，因此 实验前要将电路实现的功能搞明白，这样实验时才能思路清晰。另外在使用示波器观察波形时，要注 意地线不能忘记接，否则即使电路连接正确，也不会出现稳定的波形。每个时代都有一群爱“玩”的人，比如瓦特玩出了蒸汽机，……
近年来，以智能手机、智能硬件为代表的电子产品技术飞速……
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演讲人：彭煜歆时间： 10:00:00
演讲人：杜复旦时间： 10:00:00
预算：小于￥5,000预算：￥10,000-￥50,000
电平触发器和边沿触发器符号 以及边沿触发SR触发器
[导读]可以将电平触发器转换成更为灵活的边沿触发器（采用时间控制方法）。边沿触发器只在上升沿或下降沿处对输入采样。这种转换可以这样来实现：将原来的时钟信号经过一个电平触发的脉冲发生器电路，并将所得到输出脉冲作
可以将电平触发器转换成更为灵活的边沿触发器（采用时间控制方法）。边沿触发器只在上升沿或下降沿处对输入采样。这种转换可以这样来实现：将原来的时钟信号经过一个电平触发的脉冲发生器电路，并将所得到输出脉冲作为输入时钟信号。
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热门关键词基于CPLD的信号边沿去抖动方法
基于CPLD的信号边沿去抖动方法
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& & 在电子设计和测量过程中，信号边沿抖动是我们经常碰到的现象。如下图示，t1，t2，...，t4，信号电平变化时出现多次随机快速变化，这种随机变化在有的场合可以容忍，但大部分时候是难以容忍的，比如精密测量、精确控制、军用装备等等。常规的解决办法有滤波、平滑以及触发器设计等等，但是，这些方法在某些场合是无能为力的。本文提出的基于CPLD的去抖动方法可以有效解决大部分问题，为后
& & 在电子设计和测量过程中，信号边沿抖动是我们经常碰到的现象。如下图示，t1，t2，...，t4，信号电平变化时出现多次随机快速变化，这种随机变化在有的场合可以容忍，但大部分时候是难以容忍的，比如精密测量、精确控制、军用装备等等。常规的解决办法有滤波、平滑以及触发器设计等等，但是，这些方法在某些场合是无能为力的。本文提出的基于CPLD的去抖动方法可以有效解决大部分问题，为后续信号处理和测量的正确进行提供了保证。
& & 图1　抖动
& & 边沿抖动的产生机理
& & 模拟电路中产生边沿抖动的机理
& & 模拟电路中信号产生抖动主要发生在模拟信号向数字信号转换的时候(也即信号幅度离散化过程中)。这里有两种情况：一是输入模拟信号波形失真，二是幅度离散化电路的原因。
& & 模拟信号波形失真常见有三个来源：(1)噪声或干扰等有害模拟信号的窜扰，如从开关电源窜入的齿状毛刺干扰情形如图2(a)所示;(2)模拟处理电路的非线性失真，如差分对管的不一致等，见图2(b)所示;(3)模拟信号源的失真，一般来自于传感器失真或被检测物理量本身的不规则变化。对于理想比较器，模拟输入信号在阈值附近的失真将引起沿抖动，如图3(a)所示;对于带施密特触发器的比较器，阈值附近的较大波动也能引起沿抖动，如图3(b)所示。
& & 图2　模拟信号波形失真
& & 图3　上升沿失真波形通过比较器& & 模拟信号通过比较器，或放大后通过数字门电路，都可实现幅度离散化而成为脉冲数字信号。实际电路中，在阈值VT附近一般有两极限值：有效低电平输入的最大值VA、有效高电平输入的最小值VB，如图3(c)所示。当输入落在之间的模糊区中，尤其是在靠近VT附近时，内部电路就相当于一个增益非常大的开环放大器，后级窜入的微小反馈都会引起振荡而形成多次触发。因此，即使把一个足够幅度足够光滑的低频正弦波形加到门电路的输入端，由于过VT点电压斜升率太小，当通过逻辑模糊带(&DV=VB-VA)的时间(t2-t1)远大于门电路传播延迟tpd时，其输出必将是前后沿都多次抖动的脉冲波形(图3d)。对于比较器，&DV一般为几毫伏，而TTL门电路，VB=2.4V，VA=0.8V，所以会更易出现边沿抖动。
& & 数字电路中产生边沿抖动的机理
& & 数字电路中产生边沿抖动主要发生在以下几个方面：(1)开关器件的多次触发;(2)逻辑设计的缺陷;(3)不匹配终端长线效应。
& & 开关器件的多次触发是最常见的，如键盘按键的多次连接，继电器的触头多次接触等等，本来只有一次信号变化却形成了若干次变化。逻辑设计缺陷产生抖动的机理是：逻辑冒险或竞争，逻辑设计不合理造成瞬时毛刺，这种情况也是经常发生，很难完全避免。在无终端匹配的长线上，高频脉冲信号在线上多次往返传播，将在脉冲前后沿形成长长的余振，当余振幅度足够大时，对接收端门电路即成为沿抖动。
& & 边沿抖动产生的危害
& & 对于状态数据信号，边沿抖动的危害一般较小，仅当系统正好在沿抖动时刻采样才会引起数据错误。控制信号、复位信号的边沿抖动常会造成的误操作，引起逻辑混乱，甚至损坏执行机构。而如果时钟信号发生沿抖动，利用该时钟沿工作的锁存器、计数器、定时器等电路的结果将可能完全错误。
& & 常规去抖动方法
& & 针对抖动的产生机理，我们把常规去抖动的方法也归纳为两类：去模拟信号抖动方法和去开关信号抖动方法，分别被用在模拟电路部分设计和数字电路设计中进行去抖动处理。
& & 去模拟信号抖动方法
& & 由于模拟信号的质量经常是引起抖动的源头，因而对模拟信号的处理更受关注。常用的方法主要包括以下几个方面：(1)平滑滤波;(2)施密特触发器;(3)单稳态触发器。
& & 平滑滤波是常用的方法。让信号从检测带的随机快速变化钝化为缓变信号，滤除不相干的频率成分，这样就可以弱化引起抖动的信号分量，在检测带内就可准确检测信号的逻辑电平。电路实现一般是用电阻电容或加运算放大器组成的有源/无源低通、带通或带阻滤波器。
& & 施密特触发器对信号的整形是利用了电平延迟形成触发电平屏蔽区间的原理。当输入信号电平超过门限VB使输出置成高电平后，仅当输入电平下降到比VB更低的门限VA时才能使输出翻转，而之间过程是保持不变。于是，只要信号抖动范围小于高低门限电平差，即可保证不发生抖动。而且，由于上下翻转电平有足够的差值，输出上下沿将会陡直，减小了后续门电路出现沿抖动的可能性。
& & 单稳态触发器对信号的整形是利用了时间延迟形成触发时间屏蔽区间的原理。当信号超过某个电平时，触发器翻转，在内部定时没有完成前不随信号变化而变化，定时时间由外部电路设定，这样也可对信号频率已知情况的信号去除掉快变抖动。
& & 去开关信号抖动方法
& & 去除数字信号引入和处理时出现的抖动常有以下三种途径：(1)RC滤波;(2)软件去抖动方法;(3)优化设计。
& & RC滤波是消除开关量器件抖动的最常见且有效的一种硬件方法，其实质与模拟处理方法中的单稳态触发器相似。比如，对键盘按键操作时，按键一般都会多次接触，常用的做法是加一个RC滤波电路，这样，只要设置的时常数大于抖动时间，即可有效消除抖动。软件去抖动方法一般是通过多次检测加上延时、比较来实现的。比如，对键盘按键操作时产生的抖动，可以多次检测，在一定的时间内是相同的键值则认为按下了一次，超过了一定的时间则认为有连续按键操作。
& & 对于数字信号处理中(逻辑设计不合理)产生的抖动， 主要靠优化设计来解决。比如器件选择、同步设计、匹配终端等等。器件选择上，利用在频带、速度、精度等各方面相对实际需求有较大裕量的器件，这会使得信号受器件延时等影响造成的抖动大大减小。同步设计可以有效防止信号变化时出现的不必要的中间过程，一般是把异步设计的电路改成同步电路，这样各路信号经过几乎相同的时延，避免了中间过程变化引起的抖动。匹配终端的设计对于频率高端信号很有效。& & 智能宽带去抖动
& & 提出的原因
& & 由上面总结的方法知，几种方法都存在一定的不足。(1)利用了信号电平信息的去模拟抖动方法不能用于去除数字信号的抖动;(2)模拟去抖动方法中，平滑滤波的方法不能去除信号波动偏大时产生的抖动，而两个触发器解决办法则不能准确反应信号的正半周与负半周的比例，而且，对于单稳态触发器方法需要针对不同频率的信号采用不同的时间参数配置;(3)数字去抖动方法中，RC滤波方法只能针对慢变信号，因为快变信号将被滤除或附加一定的相移P时延，而软件设计的方法需要消耗大量的器件资源和时间资源，使得处理任务加重，这在有些时候是不容许的，对于优化设计则需要长期的经验才能有效避免。
& & 总体上，上面的方法在每次设计时都将让我们权衡利用，效果有时也不尽人意。我们这里提出的智能宽带去抖动的方法可以解决大部分的问题，对模拟和数字信号产生的抖动均有效。由于是基于CPLD硬件的设计，方便改进，还可事先不必确切知道哪个IPO口输入的信号需要去抖动，同时不浪费其他硬件和软件资源。在实际应用中可以针对可能产生边沿抖动的所有信号进行去抖动处理，只要器件资源足够。
& & 智能宽带去抖动原理
& & 当我们需要进行较复杂的电路设计时，经常用到可编程器件，这样可以使得硬件软件化。实际使用时，可以针对引入的某个或几个信号进行去抖动处理，使设计得到简化。当信号输入CPLD时，首先进行去抖动处理，形成规范的脉冲波形后再进行后续信号处理。
& & 无论是在模拟电路中还是在数字电路中形成的信号边沿的抖动，最终在送入CPLD的数字脉冲信号上都有相同的表现特征：紧跟在真实上(下)边沿后面有多个负(正)的虚假窄脉冲。因而在CPLD中我们可以采用相同的方法来进行边沿去抖动处理。由于信号频段不同，抖动时间也会不同，正确处理的前提条件：(1)信号边沿抖动时间小于信号周期的四分之一;(2)信号频率小于器件工作频率的八分之一。第一条是防止实际边沿界定不准，第二条是保证抖动范围可靠界定。对于频率未知情况，可以对频率进行分段，配合少量软件编程，针对信号频段可以进行智能分段处理。
& & 具体实现时，设置三个触发器：上升沿检测触发器B、下降沿触发器C以及波门定时触发器D。其中，上升沿触发器是在信号上升沿到来时变成高电平，下降沿触发器是在信号下降沿到来时变成高电平，抖动定时触发器当前两个触发器是在前两个触发器之一变成高电平时变成高电平。前两个触发器在抖动定时触发器清零时同时被清零，而抖动定时触发器清零时间由信号频率对应边沿抖动范围决定。时序如图4所示。其中，为观察方便，下降沿触发器变成高电平的时间拖后了一些。由图可见，输入信号在前后沿均有杂乱的毛刺，用常规方法消除这种抖动很困难，模拟去抖动方法无能为力，常规的数字方法需要消耗软件和硬件资源，而且容易形成误操作，用我们的方法就很简洁。
& & A信号第一次电平变化时(t1时刻)，出现上升沿，B触发器开始触发，同时引发D触发器触发，第一次下降沿到来时(即第一个毛刺，t2时刻)，C触发器触发，在设定定时范围内，三个触发器均保持不变。定时结束时(t3时刻)，D触发器被清零，同时使B和C触发器清零。从上面可以看出来，只要t3时刻不超过t4时刻则不破坏原来信号的正负区间。
& & 在A信号实际下降沿到来时刻(t4时刻)，相当于定时触发器清零后第一次下降沿到来时刻，此时C触发器又受到触发，同时引发D触发器触发。B触发器在第一个毛刺到来时刻(t5时刻)得到触发，与前面相同。在这次定时没有结束前三个触发器变成不变，直到定时结束时刻(t6时刻)，三个触发器同时被清零。余下依此类推。
& & 图4　去抖动电路时序图
& & 最后，我们来看一下D触发器波形，它在A信号正半周期间正负变化一次，在A信号负半周期间正负再变化一次，因此，只需用D触发器的上升沿来触发E信号，即可准确的恢复出没有抖动的A信号来，如图所示。如果A信号是周期信号，则E信号就是D信号的二分频信号(注意用信号本身与D信号来对齐正半周就行)。
& & 上面是有信号边沿抖动的情况的分析，现在再来看看信号没有边沿抖动的情况。可以想象，在t2到t3时刻期间C触发器没有触发，但B和D触发器依然触发，因为A信号存在上升沿，在t5到t6时刻期间B触发器没有触发，但C和D触发器仍然触发，因为A信号在t4时刻存在下降沿，由此可以看出，在这种情况下，D触发器波形没有改变，从而可以用同样的方法得到E恢复信号。
& & 当信号频率变化(或根本不是周期信号，只是一个个脉冲群)时，只要设置的波门定时范围满足前面提出的两个条件，则仍然可以适用。如果在多倍频程变化时，由于信号边沿抖动宽度不一致，低端的抖动范围可能已经超出了高频端周期的一半，不能进行准确还原，因此需要进行分段处理。在输入信号频率完全未知的情况下，可以实际测量参数，根据最稳定的情况来确定分段的界限和参数，如果配合少量的软件编程，提取信号稳定的段结果即可。这样，就可以在很宽的频带内，自动选择频段参数以正确进行去抖动处理。& & 智能去抖动方法的性能
& & 从上面分析可以看出，只需用四个触发器加一个定时器即可，定时器的位数由CPLD时钟以及信号频率决定，一般做到八位就非常好了。相对于其他方法，该智能去抖动方法有以下优点：
& & (1)软硬件上花费资源很少，但性能很好;
& & (2)能准确界定和还原信号的正半周和负半周;
& & (3)可在较宽的频段里适用;
& & (4)不附带引入的相位偏移等任何破坏原信号的信息。
& & 应　用
& & 下面是该去抖动技术应用于模拟信号频率测量的实际情况。
& & 模拟信号的测频方法比较多，以测周期方法为例。信号输入到CPLD后，进行电平比较，对于有边沿抖动的信号先用智能去抖动方法进行去抖动处理。然后对恢复信号进行边沿检测，启动计数，测量信号周期内信号计得的采样个数，即可测得信号周期，从而计算出信号频率。如果没有去除抖动，测量结果势必有非常大的误差。一个实际的频率测量电路如图5所示。
& & 图5　频率测量电路框图
& & 这里，前面的电路主要用于信号的匹配、放大和调理处理，CPLD与MPU 完成智能去抖动、测频和计算、显示功能。实际测量当中，对于20Hz～20kHz信号只需三个频段就能可靠解决抖动的问题。由于同时采用了分频方法，实际测量精度在频率高端达到1Hz。
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&&& 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 （IC） 设计都基于同