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考试点专业课：《计算机组成原理》第二版（唐朔飞著）课后习题详解
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计算机组成原理(第二版)唐朔飞复习整理
整个计算机具有两级层次结构,[汇编语言机器]将汇编语言程序先翻译成机器语言)，再做第一级([机器...],执行机器语言程序)。三级:[高级...]->[汇编...]->[机器..]。四级:[高级...]->[汇编...]->[机器...]->[微指令系统]。多级:[GJ]->[HB]->[操作系统机器]->[JQ]->[WZLXT].
总线的分类:片内总线,系统总线,通信总线。系统总线是指CPU,主存,I/O设备各大部件之间的信息传输线。分有数据总线,地址总线和控制总线。通信总线用于计算机系统之间或与其他系统之间的通信。
总线特性：总线特性包括1.机械特性(总线在机械连接上的性能)，2.电气特性(总线的每一更传输线上信号的传递方向和有效的电平范围)，3.功能特性(总线每根传输线的功能)，4.时间特性(总线上的任一一根线在什么时间内有效)。
总线性能指标：1.总线宽度,数据总线的根数，2.总线带宽,总线的数据传输速率,单位时间内总线上传输数据的位数(MBps)，3.时钟同步/异步,总线上的数据与时钟同步工作的总线为同步总线,与时钟不同步的总线为异步总线。4.总线复用,一条信号线上分时传送多种信号。
总线控制包括总线判优控制,总线通信控制。总线判优控制:按对总线有无控制功能分为主设备和从设备。主设备对总线有控制权，从设备只能响应从主设备发来的总线命令。总线控制器的判优，仲裁逻辑按一定的优先等级顺序确定哪个主设备能使用总线。总线判优控制分集中式(控制逻辑集中一处)和分布式(控制逻辑分散在与控制的各个部件或设备上)两种。集中控制优先权仲裁方式有链式查询,计数器定时查询,独立请求方式三种。以下是三种方式的特点：链式查询：只需要很少几根线就能按一定优先次序实现总线控制,并且很容易扩充设备,但对电路故障敏感,且优先级低的设备可能很难获得请求。计数器定时查询：对电路故障不如链式查询方式敏感,但增加了控制线数,控制也较复杂。独立请求方式：响应速度快,优先次序控制灵活，但控制线数量多,总线控制更复杂。
总线通信控制在争夺总线使用权时按优先等级来解决，在通信时间上按时分方式来处理。完成一次总线操作的时间称为总线周期。总线通信控制主要解决通信双方如何获知传输开始和结束以及通信双方如何协调配合。通常用四种方式:同步，异步，半同步和分离式通信。以下为各特点：
同步通信：通信双方统一时标控制数据传送。优点：规定明确,统一,模块间的配合简单一致。缺点：主从模块时间配合强制性,影响总线的工作效率严重,设计不灵活。异步通信：允许模块速度不一致性,灵活。分有不互锁方式，半互锁和全互锁3个方式。半同步通信：既保留了同步通信的基本特点，也保留了异步通信的基本特点，允许不同速度的模块和谐工作。分离式通信：(1)各模块欲占用总线使用权必须提出申请。(2)主模块在限定时间内向对方传送信息，采用同步方式传送。(3)各模块在准备数据过程中都不占用总线。(4)充分利用了总线的有效占用。
存储器的层次结构:储存系统层次结构主要体现在缓存-主存(主要解决CPU和主存速度不匹配问题)和主存-辅存(主要解决存储系统的容量问题)两个储存层次上。主存-辅存正在不断发展中。
主存储器:主存的技术指标是存储容量(主存能存放二进制代码的位数)和存储速度(由存取时间和存取周期来表示,存取时间是存取器的访问时间,指启动一次存储器操作[读写]到完成操作的全部时间,存取周期指存储器进行连续两次独立的存储操作所需的最小时间间隔，通常大于存取时间)
半导体存储芯片:存储芯片通过地址总线,数据总线与外部连接。地址线和数据线的位数共同反映存储芯片的容量。例如地址线10根,数据线4根,则芯片容量为K位随机存取存储器:有静态RAM和动态RAM之分。静态RAM是用触发器工作原理存储信息，因此即使信息读出后，它仍保持其原状态，不需要再生。但电源掉电后,原存信息丢失,故是易失性半导体存储器。动态RAM有三管式和单管式两种,他们的共同特点是靠电容存储电荷的原理来寄存信息,必须在2ms内对其所有存储单位恢复一次原状态,这个过程称为再生或刷新，刷新与行地址有关，该地址由刷新地址计数器给出。与静态RAM相比,具有集成度高,功耗更低等特点。辅助存储器的特点：容量大，速度慢，价格低，可脱机保存信息，“非易失性”。
存储器与CPU的连线:将若干存储器芯片连在一起组成足够容量的存储器称为存储容量的扩展,有位扩展和字扩展之分存储器与CPU的连接:1、地址线的连接:CPU的地址线比存储芯片的地址线多,通常只是将CPU地址线的地位与存储芯片的地址线相连(例如CPU地址线为16位,A15-A0,1K×4位的芯片仅有10根地址线A9-A0,可将CPU地位地址A9-A0与存储芯片地址线A9-A0相连)。2、数据线的连接:CPU的数据线数和存储芯片的数据线数不一定相等,必须对存储芯片扩位,使其数据位数与CPU的数据线数相等.3、读写命令线的连接:CPU读写命令线一般可直接与存储芯片的读写控制端相连,通常高电平为读,低电平为写。有些CPU的读写命令线是分开的,此时CPU的读写命令线应与存储芯片的允许读控制器相连,写命令线与允许写控制端相连。4、片选线的连接,5、合理选择存储芯片。
提高访寸速度的措施:除了寻找高速元件和采用层次结构外,调整主存的结构也可提高仿存速度(单体多字系统,多体并行系统,高性能存储芯片)。
可以对运算方法加以改进，如进位链，两位乘除法；对于存储器，可以采用cache-主存层次的设计和管理提高整机的速度；对于控制器，可以通过指令流水或超标量设计技术提高整机速度；对于I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。
高速缓冲存储器:通常用”命中率”来衡量Cache的效率。命中率是指CPU要访问的信息已在cache内的比率.命中率等于访问cache的总命中次数除以访问cache和主存的总次数。访问效率等于访问cache的时间除以平均访问时间乘以100%。
cache-主存地址映射:分有直接映射,全相联映射和组相联映射。1、直接相联映射:每个主存块只与一个缓存块相对应,映射公式为:i=jmodC,其中i为缓冲块号,j为主存块号，C为缓存数,格式:主存字块标记+cache字块凳子+字块内地址。优点是实现简单，只需利用贮存地址的某些位直接判断,即可确定所需字块是否在缓存中。缺点是不够灵活。2、全相联映射:允许主存中每一字块映射到cache中的任何一块位置上,映射方式可以从已被占满的cache中替换出一旧字块。优点:方式灵活,命中率也更高,缩小了块冲突率。与直接映射相比,它的主存地址块标记从T位增加到T+C位。缺点:所需的逻辑电路多，成本较高。3、组相联映射:把cache分为Q组,i=jmodQ,格式:主存字块标记+组地址+字块内地址。假设C=5,q=4,则r=c-q=1。实际含义是:cache共有12的C次幂，共分为2的q次=16组，每组包含数量2的1次的分组。组内2块的组相联映射称为2路组相联。组内4块的组相联映射称为称为四路组相联。
输入输出系统:五种控制方式:程序查询方式、程序中断方式、直接储存器存取方式(DMA)、I/O通道方式、I/O处理机方式。I/O接口的功能和组成:[1、总线连接方式的I/O接口电路](1)数据线,(2)设备选择线,(3)命令线,(4)状态线。[2、接口的功能和组成](1)选址功能(2)传送命令功能(3)传送数据功能(4)反映I/O设备工作状态的功能。
I/O接口类型:1.按数据传送方式分有并行接口和接口,2.按功能选择的灵活性分有可编程接口和不可编程接口,3.按通用性分有通用接口和专用接口,4.按数据传送的控制方式分有程序型接口和DMA接口。
程序查询方式是有CPU通过程序不断查询I/O设备是否已做好准备，从而控制I/O设备与主机交换信息。特点是使CPU和I/O设备处于串行工作状态,CPU的工作效率不高。
程序查询方式的核心问题是每时每刻需不断查询I/O设备是否准备就绪。当I/O设备较多时,CPU需按各个I/O设备在系统中的优先级别进行逐级查询.为了完成这种查询方式,通常需要执行测试指令,传送指令,转移指令3种指令。
程序中断方式是CPU在启动I/O设备后不查询设备是否已准备就绪,继续执行自身程序,只是当I/O设备准备就绪并向CPU发出中断请求后才予以响应,这就大大提高了CPU的工作效率,CPU的资源得到了充分的利用。程序中断方式的接口电路1.中断请求触发器和中断屏蔽触发器:把凡能向CPU提出中断请求的各种因素统称为中断源。当多个中断源向CPU提出中断请求时,CPU必须坚持一个原则,即在任何瞬间只能接受一个中断源的请求.当多个中断源同时提出请求时,CPU必须对各中断源进行排队,且只能接受级别最高的中断源的请求，不允许级别低的中断源中断正在运行的中断服务程序.此外CPU总在统一时间,即每条指令执行阶段的最后时刻，查询所有设备是否有中
2.排队器:设备优先权的处理可以采用硬件方式,也可以断请求。
采用软件方式。3.中断向量地址形成部件:入口地址的寻找也可用硬件或软件的方式完成.所谓硬件向量法,就是通过向量地址来寻找设备的中断服务程序入口,而且向量地址是由硬件电路产生的.中断的处理过程简单归纳为:中断请求,中断判优,中断响应,中断服务,中断返回5个阶段.中断服务程序的流程:保护现场,中断服务,恢复现场,中断返回4个.
DMA方式虽然程序中断方式消除了程序查询方式的’踏步’现象,提高了CPU资源的利用率,但是CPU在响应中断请求后,必须停止现行程序而转入中断服务程序,并且为了完成I/O设备与注存交换信息,还不得不占用CPU内部的一些寄存器,这同样是对CPU资源的消耗。DMA使I/O设备能直接与主存交换信息而不占用CPU,那么CPU的资源利用率就又进一步提高了。在DMA方式中,主存与I/O设备之间有一条数据通路,主存与I/O设备交换信息时,无须调用中断服务程序。若出现DMA和CPU同时访问主存，CPU总是将总线占用权让给DMA，即DMA的窃取/挪用。窃取的时间一般为一个存取周期,即为DMA的窃取/挪用周期。在DMA获取存取周期时,CPU能继续做内部操作,这就提高了CPU的利用资源。
DMA特别适用于高速I/O或辅存与主存之间的信息交换。为有效的分时使用主存,通常DMA与主存交换数据采用(1)停止CPU访问主存[优点:控制简单,适合数据传输速率很高的I/O设备.缺点:DMA接口在访问主存时,CPU基本处于不工作状态/保持原状态,即使I/O设备高速运行,两个数据之间的间隔时间也总大于一个存取周期,CPU对主存的利用率并没得到充分的发挥],(2)周期挪用[优点:既实现了I/O传送,又较好地发挥了主存与CPU的效率][I/O设备每挪用一个主存周期都要申请总线控制权,建立总线控制权和归还总线控制权,因此周期挪用比较适用于I/O设备的读写周期大于主存周期的情况],(3)DMA与CPU交替访问[这种方法适合于CPU的工作周期比主存存取周期长的情况][优点:不需要总线使用权的申请,建立和归还过程,CPU既不停止主程序的运行也不进入等待状态就完成了DMA的数据传送。CPU与DMA接口各自有独立的访存地址寄存器,数据寄存器和读写信号]。
DMA接口的功能：1、向CPU申请DMA传送，2、在CPU允许DMA工作时，处理总线控制权的转交,避免因进入DMA工作而影响CPU工作活动或引起总线争用，3、在DMA器件管理系统总线,控制数据传送，4、确定数据传送的起始地址和数据长度,修改数据传送过程中的数据地址和数据长度，5、在数据块传送结束时，给出DMA操作完成的信号。
DMA接口基本组成：1、主存地址寄存器AR，2、字计数器WC，3、数据缓冲寄存器BR，4、DMA控制逻辑，5、中断机构,6、设备地址寄存器。
DMA的传送过程:1、预处理2、数据传送3、后处理.机器数:把符号”数字化”的数称,带”+”,”-”符号的数是真值
原码中零有表示:[+0]原=0.0000,[-0]原=1.0000。补码中零只有一种表示:[+0]补=[-0]补=0.0000。对于负数求补码,可以看做对它的原码除符号位外每位求反,末位加1,负数求反码是其原码除符号位外,每位求反。反码中零也有两种表示:[+0]反=0.0000，[-0]反=1.1111。移码中零只有一种表示:[+0]=[-0]=1,0000，移码和补码仅差一个符号位
浮点数表示方法:N=S×r的j次幂,s是尾数,可正可负,j为阶码,可正可负,r是基数。为了提高数据精度以及便于浮点数的比较,在计算机中浮点数的尾数用纯小数形式,此外将尾数最高位为1的浮点数称为规格化数N=0.110101是规格化数[0.只是符号]。规格化后浮点数的精度最高。浮点数的机器数形式:如0.1101×2的-11[11为2进制]次幂的原码机器数形式可表示为:1,1,即阶码和尾数用分号隔开。
浮点数规格化后,最大正数为2的2次幂×(1-2),最小正
数为2的负(2-1)次幂×2的-1次幂,最小负数为负的最大正数,最小负数为负的最大正数。其中的m为阶码的取值位数,n为尾数的取值位数。最小负数：尾数最小,阶码最大；最大负数：尾数最大,阶码最小；最小正数：尾数最小,阶码最小；最大正数:尾数最大，阶码最大。
浮点数溢出:当浮点数阶码大于最大阶码时上溢,此时机器停止运算,进行中断溢出处理;浮点数阶码小于最小阶码时下溢,此时溢出的数绝对值很小,通常将尾数各位强置为零,按机器零处理,此时机器可以继续运行。在溢出判断方法上,浮点数是对规格化数的阶码进行判断,定点数是对数值本身进行判断机
机器零：当浮点数尾数为0，不论其阶码为何值,或阶码等于或小于他所能表示的最小数是,不管其尾数为何值,机器都把该浮点数作为零看待。如果浮点数的阶码用移码表示,尾数用补码表示,则当阶码为它所能表示的最小数2的-m次幂(m为阶码的位数)且尾数为0时,其阶码(移码形式)全为0,尾数(补码形式)也全为0,这样的机器零为000...000,全零表示有利于简化机器中判零的电路。
指令的一般格式:指令是由操作码和地址码两部分组成。1.操作码用来指明该指令所要做的操作,其位数反映了机器的操作种类,即机器允许的指令条数。通常采用扩展操作码技术,使操作码的长度随地址数的减少而增加。2.地址码:地址码用来指出该指令的源操作数的地址,结果的地址和下一条指令的地址。四地址指令格式:opA1A2A3OP为操作码;A1为
第一操作数地址;A2为第二操作数地址;A3为结果地址;A4为下一条指令的地址。程序计数器PC既能存放当前欲执行指令的地址,又有计数功能,因此它能自动形成下一条指令的地址.这样四地址指令字中的第四指令地段A4便可省去,得到三地址指令格式。三地址指令:运算的中间结果可以不存入主存,暂存在
CPU的寄存器(如ACC)中,这样可省去一个地址字段A3,得到二地址指令。二地址指令:将一个操作数的地址隐含在运算器ACC中,则指令中只需给出一个地址码,构成一地址指令。零地址指令:在指令字中无地址码,其操作数的地址隐含在堆栈指针SP中。
指令字长:取决于操作码的长度,操作数地址的长度和操作数地址的个数。
指令寻址:比较简单,分顺序寻址和跳跃寻址。顺序寻址通过程序计数器PC加1,自动形成下一条指令的地址;跳跃寻址则通过转移类指令实现。
数据寻址:由于方式种类较多,必须设一字段来指明属于哪一种寻址方式。指令的字段码通常不代表操作数的真实地址(EA),称为形式地址(A),EA由寻址方式和形式地址共同来确定。
操作码寻址特征形式地址A
1、立即寻址(寻址特征为#):特点是操作数本身设在指令字内,即形式地址A不是操作数的地址,是操作数本身,又称为立即数。优点是只要取出指令,便可立即获得操作数,这在执行阶段不需要访问存储器。缺点是A的位数限制了这类指令能表述的立即数的范围。2、直接寻址:特点是指令字中的形式地址A就是操作数的真实地址EA。优点是寻找操作数比较简单,也不需要专门计算操作数的地址,在指令执行阶段只访问一次主存;缺点是A的位数限制了操作数的寻址范围,必须修改A的值才能修改操作数地址。
3、隐含寻址:指令字中不明显地给出操作数的地址,其地址隐含在操作码或某个寄存器中。优点是在指令字中少了一个地址,因此这种寻址方式的指令有利于缩短指令字长。
4、间接寻址(寻址特征为@):特点指令字中的形式地址不直接给出操作数的地址,是指出操作数有效地址所在的存储单元地址,即有效地址是由形式地址间接提供的,根据A找到主存中对应地址的值,第一次寻址得到有效地址,第二次寻址得到操作数。当多次间接寻址时,用存储字的首位来标识间接寻址是否结束,1为继续访问,0表名该储存字即为EA。设指令字长和存储字长均为16位,A为8位,则直接寻址范围为2的8次幂，一次间接寻址范围为2的16次幂,多次间接寻址范围为2的15次幂优点是扩大了操作数的寻址范围,便于编制程序。缺点是指令在执行时需要访问两次主存(一次间接寻址)或多次(多次间接寻址),使指令执行时间延长。
5、寄存器寻址:特点是地址码字段直接给出了寄存器的编号(Ri),其操作数在由Ri所指的寄存器内。优点是操作数不在主存中,故寄存器存执在指令阶段无须访问主存,减少了执行时间,地址字段只需指明寄存器的编号,指令字较短,节省存储空间。
6、寄存器间接寻址:特点是Ri的内容不是操作数,是操作数在主存单元的地址号。与寄存器寻址相比,指令执行阶段需要访问一次主存,比间接寻址少访问一次主存。
7、基址寻址:特点是需要设基址寄存器BR,其操作数的EA等于指令字中的形式地址与基址寄存器中的内容(基地址)相加。基址寄存器可采用隐式和显式两种。基址寻址是面向系统,主要用于为程序或数据分配存储空间,解决程序存储器定位问题。故基址寄存器的内容通常有操作系统或管理程序确认,在程序执行过程中其值不变,而指令字中的A是可变的优点是可以扩大操作数的寻址范围。在多通道程序中极为有用。8、变址寻址:特点是有效地址EA等于指令字形式地址A与变址寄存器IX的内容相加之和。只要变址寄存器的位数足够,也可扩大操作数的寻址范围。变址寻址是面向用户,变址寄存器的内容是由用户设定的,在程序执行过程中其值可变,而指令字中的A是不可变的,变址寻址主要用于处理数组问题。
9、相对寻址(寻址特征为*):特点是相对寻址的有效地址是将程序计数器PC的内容(即当前指令的地址)与指令字中的形式地址A相加而成。操作数的地址与当前指令的地址有一段距离A(A又称为相对位移量)。相对寻址常被用于转移类指令。最大特点是:转移地址不固定,它可随PC值的变化而变,因此无论程序在主存的哪段区域,都可正确运行,对于编写浮动程序特变有利。10、堆栈寻址
RISC与CISC技术:RISC是精简指令系统计算机,CISC是复杂指令系统计算机。RISC在提高性能方面最有效的是减少指令的执行周期数。RISC的主要特点是:1.选取使用频度较高的一些简单指令以及一些很有用但有不复杂的指令,让复杂指令的功能有频度高的简单指令的组合来实现.2.指令长度固定,指令格式种类少,寻址方式种类多.3.只有取数/存数指令访问存储器,其余指令的操作都在寄存器内完成.4.CPU中有很多个通用寄存器.5.采用流水线技术,大部分指令在一个时钟周期内完成.采用超标量和超流水线技术,可以使每条指令的平均执行时间小于一个时钟周期.6.控制器采用组合逻辑控制,不用为程序控制.7.采用优化的编译程序CPU的功能:CPU实质包括运算器和控制器量大部分。控制器就是专用于完成取指令和执行指令的任务,负责协调并控制计算机各部件执行程序的指令序列,基本功能是取指令,分析指令,执行指令.此外,控制器还必须能控制程序的输入和运算结果的输出(即控制主机与I/O设备交换信息)以及对总线的管理,甚至能处理机器运行过程中出现的异常情况(如掉电)和特殊情况,即处理中断的能力.总之CPU必须具有控制程序的顺序执行(称指令控制),产生完成每条指令所需的控制命令(称操作控制),对各种操作加以时间上的控制(称时间控制),对数据进行算术运算和逻辑运算(数据加工)以及处理中断的能力
CPU结构框图:
目标方向上的目标指令;加快和提高形成条形码;提高转移方向的采准率等.
流水线性能:通常用吞吐率,加速比和效率3个指标来衡量。流水线不会提高每条指令的速度,但会提高整体性能。流水线的多发技术:1、超标量技术,指在每个时钟周期内同时并发多条独立指令,即以并行操作方式将两条或两条以上指令编译并执行。2、超流水技术,将一些流水线寄存器插入到流水线段中,好比将流水线再分段。例如原来一个时钟周期分成3段,使超流水的处理器周期比普通流水线的处理周期短,这样在原来的时钟周期内,功能部件被使用了3次,使流水线以3倍于原来时钟频率的速度运行。3、超长指令字技术,是由编译程序在编译时挖掘出指令间潜在的并行性后,把多条能并行操作的指令组合成一条具有多个操作码字段的超长指令,这条超长指令控制超长指令字机中多个独立工作的功能部件,有一个操作码字段控制一个功能部件,相当于同时执行多条指令。
流水线结构:1、指令流水先结构,指令流水线是将指令的整个执行过程用流水线进行分段处理,指令流水线对机器性能的改善程度取决于把处理过程分解成多少个相等的时间段数,采用流水线就需要分段执行。
中断系统：中断是为了提高计算机的效率,为了处理一些异常情况以及实时控制,多道程序和多处理剂的需要。1、引起中断的各种因素分有(1)认为设置的中断(自愿中断),一旦机器执行这种认为中断,便自愿停止现行程序而转入中断处理。(2)程序性事故,如溢出等由程序不周引起的中断(3)硬件事故,接触不良,磁表面损坏等的(4)I/O设备,每个I/O设备在启动后,一旦准备就绪,变向CPU发送中断请求(5)外部事故,用户通过键盘来中断现行程序。2、中断系统需要解决的问题:(1)各中断源如何向CPU提出中断请求,(2)当多个中断源同时提出中断请求时,中断系统如何确定优先响应哪个中断源的请求.(3)CPU在什么条件,什么时候,以什么方式来响应中断.(4)CPU响应中断后如何保护现场.(5)CPU响应中断后,如何停止原程序的执行而转入中断服务程序的入口地址.(6)中断处理结束后,CPU如何恢复现场,如何返回到原程序的间断处,(7)在中断处理过程中又出现了新的中断请求,CPU该如何处理。
中断请求标记:为了判断是哪个中断源提出请求,在中断系统中必须设置中断请求标记触发器,记作INTR,其状态为1表示中断源有请求，这种触发器可集中设在CPU内,组成一个中断请求标记寄存器。中断请求触发器越多,说明计算处理中断的能力越强。尽管中断请求标记寄存器由各中断请求触发器组成,但这些触发器既可以集中在CPU的中断系统内,也可以分散到各个中断源中。
中断判优逻辑:任何一个中断系统,在任一时刻,只能响应一个中断源的请求。许多中断源提出请求都是随机的,当某一时刻有多个中断源提出中断请求时,中断系统必须按其优先顺序予以响应，这称为中断判优。中断源的先后顺序是根据该中断源若得不到及时响应,致使机器工作出错的严重程度而定,程度越大,优先级越高。中断判优可用硬件实现(硬件排队),也可用软件实现(软件排队)。
中断服务程序入口地址的寻找:准确找到服务程序的入口地址是中断处理的核心问题。有硬件向量法(利用硬件产生向量地址,由向量地址找到中断服务程序的入口,寻找入口地址速度快)和软件查询法(用软件寻找中断服务程序入口地址,当查到某一中断源有中断请求时,接着安排一条转移指令,直接指向此中断源的中断服务程序入口地址,机器便能自动进入中断处理。不涉及硬件设别,但查询时间长)两种。
中断响应:1、中断响应的条件:当允许中断触发器EINT=1,且有中断允许(即中断请求标记触发器INTR=1)时,CPU可以响应中断。2、响应中断的时间:CPU总在指令执行周期结束后,响应任何中断源的请求。3、中断隐指令:所谓中断隐指令,即在机器指令系统中没有的指令,是CPU在中断周期内有硬件自动完成的一条指令。CPU响应中断后即进入中断周期,在中断周期CPU要自动完成一些列操作:（1）保护程序断点,就是将当前程序计数器PC的内容(程序断点)保存到存储器中。(2)寻找中断服务程序的入口地址,因为中断周期结束后要进入下条指令的取指周期,因此需要在中断周期内找到中断服务程序的入口地址。方法有两种,1)是在中断周期内,将向量地址送至PC(对于硬件向量法),是CPU无条件转移指令,转至中断服
2)是在中断周期内,将软件查询入口地址程序首地址送务程序的入口地址。
至PC,是CPU中断识别程序,找到入口地址。(3)关中断,为了确保CPU响应后所需要做的一些列操作不至于受到新的中断请求的影响。
保护现场和恢复现场:保护现场应该包括保护程序断点和保护CPU内部各寄存器内容的现场两个方面。程序断点的现场由中断隐指令完成,个寄存器内的现场可在中断服务程序中有用户用机器指令编程实现。恢复现场是指在中断返回前,必须将寄存器的内容恢复到中断处理前的状态,这部分工作也交由中断服务程序完成。
中断屏蔽技术(主要用于多重中断):1、多重中断的概念:当CPU在执行某个中断服务程序时,另一个中断源又提出新的中断请求,而CPU又响应了这个新的请求,暂时停止正在运行的服务程序,转去执行新的中断服务程序,称为多重中断(嵌套中断)。2、实现多重中断的条件:(1)提前设置”开中断”指令,(2)在满足(1)的条件下,优先级别高的中断源有权中断级别低的中断源。为了保证级别低的中断源不干扰级别高的中断源的中断处理过程,可采用屏蔽技术。3、屏蔽技术:(1)屏蔽触发器和屏蔽字：每个中断请求触发器就有一个屏蔽触发器,将所有屏蔽触发器组合在一起,便构成一个屏蔽寄存器,屏蔽寄存器的内容称为屏蔽字,屏蔽字与中断源的优先级别是一一对应的。优先级屏蔽字在中断服务程序中设置适当的屏蔽字,能起到对优先级别不同的中断源的屏蔽作用.如果在4级中断源的服务程序中设置一个屏蔽字0001111,由于第1-3位是0,意味着第1-3级的中断源未被屏蔽,英雌在开中断后,比第4级中断源级别更高的1,2,3级中断源可以中断4级中断源的中断服务程序,实现多重中断。
(2)屏蔽技术可改变优先等级(处理优先等级):优先等级包含响应和处理,响应优先级指CPU响应各中断源请求的优先次序,这种次序往往是硬件线路设置好,不便于改动。处理优先级指CPU实际对各中断源请求的处理优先次序。如果不采用屏蔽技术,响应优先次序就是处理优先次序。采用屏蔽技术后,改变CPU处理各种中断源的优先等级,从而改变执行程序的轨迹。
采用屏蔽技术后,在中断服务程序汇总需社会自新的屏蔽字。执行顺序为保护现场->置屏蔽字->开中断->中断服务->关中断-恢复现场->恢复屏蔽字->开中断->中断返回。防止在恢复现场过程中又出现新的中断,在恢复现场前又增加了关中断,恢复屏蔽字之后必须再次开中断。
(3)屏蔽字的其他作用:能给程序带来更大的灵活性。如在浮点运算中,当程序员估计到执行某段程序是可能出现”阶上溢”,但又不希望因”阶上溢”使机器停止,为此可设一屏蔽字,使对应”阶上溢”的屏蔽位为1。4、多重中断的断点保护:多重中断时,每次中断出现的断点都必须保存起来,中断系统对断点的保存都是在中断周期内由中断隐指令实现的,对用户透明.(1)断点可以保存在堆栈中,(2)断点也可保存在特定的存储单元内。在中断服务程序中的开中断指令之前,必须先将0地址单元的内容保存至其他地址单元中,才能真正保存每一个断点.[原因是每次保存的地址单元在同一个,数据会被替换掉]
微操作命令:假设CPU内有4个寄存器,MAR与地址总线相连,存放欲访问的存储单元地址;MDR与数据总线相连,存放欲写入存储器的信息或最近从存储器中读出的信息;PC存放现行指令的地址,有计数功能;IR存放现行指令.
取指周期:取指令的过程:(1)现行指令地址送至存储器地址寄存器,记作PC->MAR;(2)向主存发送读命令,启动主存作读操作,记作1->R;(3)将MAR(通过地址总线)所指的主存单元中的内容(指令)经数据总线读至MDR内,记作M(MAR)->MDR.(4)将MDR的内容送至IR,记作MDR->IR.(5)指令的操作码送至CU译码,记作OP(IR)->CU;(6)形成下一条指令的地址,记作(PC+1)->PC;
间址周期:完成去操作数有效地址的任务过程:(1)将指令的地址码部分(形式地址)送至存储器地址寄存器,记作Ad(IR)->MDR;(2)向主存发送读命令,启动主存作读操作,记作1->R;(3)将MAR(通过地址总线)所指的主存单元中的内容(有效地址)经数据总线读至MDR内,记作M(MAR)->MDR;(4)将有效地址送至指令寄存器的地址字段,记作MDR->Ad(IR)
1、执行周期:不同指令的执行周期微操作是不同的。非仿存类指令,这类指
令在执行周期不访问存储器。(1)清除累加器指令CLA,该指令在执行阶段
指令周期的基本概念:CPU每取出一条指令所需的全部时间称为指令周期。取指阶段(取指周期)完成指令和分析指令的操作,执行阶段(执行周期)完成执行指令的操作。间接寻址的指令周期包括取指周期,间址周期,执行周期3个阶段。
当CPU采用中断方式实现主机与I/O设备交换信息时,CPU在每条指令执行阶段结束前,都需要发中断查询信号,以检测是否有某个I/O设备提出中断请求,如果有,CPU则要进入中断响应阶段(中断周期),在此阶段,CPU必须将程序断点保存到存储器中,一个完整的指令周期包括取指,间址,执行和中断4个周期.取指周期是为了取指,间址周期是为了取有效地址,执行周期是为了取操作数,中断周期是为了保存程序断点。这四个周期又可称为CPU的工作周期,在CPU内设置4个标志触发器以区别.设置CPU工作周期标志触发器对设计控制单元十分有利
指令流水:为了进一步提高处理机速度,通常可从提高器件的性能和改进系统的结构,开发系统的并行性两方面入手。
指令流水原理:为提高处理器执行指令的效率，把一条指令的操作分成多个细小的步骤，每个步骤由专门的电路完成。影响流水性能的因素:结构相关,数据相关,控制相关。结构相关是当指令在重叠执行过程中,不同指令争用同一功能部件产生资源冲突时产生的,解决冲突的方法可以让流水线在完成前一条指令对数据的访问存储器是,暂停(一个时钟周期)取后一条指令的操作。解决冲突的另一个方法是设置两个独立的存储器分别存放操作数和指令,还可以采用预取技术。数据相关是指令在流水线中重叠执行时,当后继指令需要用到前面指令的执行结果时发生的,解决方法有后推法和旁路技术。控制相关是当流水线遇到分支指令和其他改变PC值的指令时产生的.解决控制相关,可以采用尽早判别转移是否发生,尽早生成转移目标地址;预取转移成功或不成功两个控制流
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