第2章 组合逻辑器件与电路第2章 组合逻辑器件与电路2.1 集成逻辑门 2.2 常用MSI组合逻辑模块 2.3 组合逻辑电路分析 2.4 组合逻辑电路设计 *2.5 组合逻辑电路中的竞争与险象第2章 组合逻辑器件与电路2.1 集 成 逻 辑 门2.1.1 双极型逻辑门电路? 1. TTL与非门电
路 (1) 电路组成? TTL逻辑门电路的基本形式是与非门， 其典型电路如图2 -1所示， 它在结构上可分为输入级、中间级和输出级三个部分。输入级是由多射极晶体管V1和电阻R1组成的一个与门，实现输入逻辑变量A、 B、 C的“与”运算功能。 V1管的电流放大作用， 有利于提高V1管从饱和到截止的转换速度。第2章 组合逻辑器件与电路 中间级是由V2、R2及R3组成的一个电压分相器。它在V2的发 射极与集电极上分别得到两个相位相反的电压，以驱动输出级三极管V4、V5轮流导通。 ?输出级是由V3、V4、V5和R4、R5组成的一个非门。其中V5为 驱动管，达林顿复合晶体管V3、V4与电阻R4、R5一起构成了V5的 有源负载。输出级采用的推挽结构，使V4、V5轮流导通，输出阻 抗较低，有利于改善电路的输出波形， 提高电路的负载能力。第2章 组合逻辑器件与电路输入级 R1 3 k? 中间级 R2 7 50? V3 A B C V1 V2 R4 3 k? V4 F V5 输出级 R5 1 00? UCC(＋5 V)R3 3 60?图 2 - 1 典型TTL与非门电路第2章 组合逻辑器件与电路2) 工作原理UCC(＋5 V)R1 3 k? ＋2 .1 V A V1 B 倒置 CR2 7 50? ＋1 .0 V ＋1 .4 V V2 饱和R5 1 00? 放大 ＋0 .3 V R4 3 k? V3＋3 .6 V ＋3 .6 V ＋3 .6 VV4 截止 ＋0 .3 V V5F＋0 .7 V R3 3 60? 饱和图 2 - 2 输入全为高电平时的工作状态第2章 组合逻辑器件与电路R1 3 k? ＋1 .0 V A V B 1 深饱和 CR2 7 50? ≈5 V ＋0 .4 V V2 截止 0V R3 3 60?R5 1 00? 浅饱和 ＋4 .3 V R4 3 k? V3UCC(＋5 V)＋0 .3 V ＋3 .6 V ＋3 .6 VV4 放大 ＋3 .6 V V5 截止F图 2 - 3 输入有低电平时的工作状态第2章 组合逻辑器件与电路 3) 电路功能? 如果用逻辑“1”表示高电平(+3.6 V)， 用逻辑“0”表示低 电平(+0.3V)， 则根据前面分析可知，该电路只有当输入变量A、 B、 C全部都为1时，输出才为0，实现了三变量A、B、C的与非 运算： F? ABC。 因此， 该电路是一个三输入与非门。第2章 组合逻辑器件与电路 2．集电极开路门和三态门? 1) 集电极开路门?集电极开路门简称OC门(Open-Collector Gate)， 它是将TTL与非门输出级的倒相器V5管的集电极有源负载V3、V4及电阻R4、R5去掉，保持V5管集电极开路而得到的。由于V5管集电极开路，因此使用时必须通过外部上拉电阻RL接至电源EC。EC可以是不同于UCC的另一个电源。 ?第2章 组合逻辑器件与电路第2章 组合逻辑器件与电路A B& FA B (b) F(a)图 2 - 4 OC门逻辑符号? (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路 OC门的逻辑符号如图2 - 4所示。国标符号中的 & ?& 表示逻 辑门是集电极开路输出。 ?OC门之所以允许输出端直接连在一起，是因为RL的阻值可以根据需要来选取。 只要该阻值选择得当，就可保证OC门的 正常工作。 RL的估算公式如下： ??EC ? UOL max EC ? UOH min ? RL ? IOL ? m ISE nIOH ? m IRE第2章 组合逻辑器件与电路其中:?n为输出端直接相连的OC门的个数； ?m为负载门的个数； ?EC为RL外接电源的电压； ?UOLmax为输出低电平的上限值； ?ＵOHmin为输出高电平的下限值； ? IOL为单个OC门输出低电平时输出管V5所允许流入的最大电流； ISE为负载门的短路输入电流； ?第2章 组合逻辑器件与电路IOH为OC门输出高电平时由负载电阻流入输出管V5的电流，也称输出漏电流； ? IRE为负载门输入高电平时的输入电流，也称输入反向漏电流 .OC门的有关电压、 电流参数可从集成电路手册中查到。 例如， 某OC门的IOL=16 mA，ISE =1.6 mA，IOH=0.25 mA，IRE=0.05 mA， UOLmax=0.3 V，UOHmin=3.0 V，如果n=4，m=3，EC=5 V，则可计算 出RLmin=420 Ω，RLmax=1740 Ω，即上拉电阻RL的取值范围为420Ω~1740 Ω。一般而言，RL越小，速度越高，但功耗也越大，因此需要统一考虑。本例中，如果速度能够满足使用要求， 可取 RL=1.5 kΩ，以便降低电路的功耗。第2章 组合逻辑器件与电路【例2 - 1】 用OC门实现逻辑函数 F ? AB ? CD 。 ?解F ? AB ? CD ? AB ? CD, 实现电路如图2 - 5所示。显然，只有当两个OC门输出都为1时，F才为1。因此，多个 OC门输出端连接在一起实现的是“逻辑与”功能。 ? 在数字电路中，这种将多个逻辑门输出端直接连在一起实现 “逻辑与”功能的方法称为“线与(Wired?AND)”。 如果逻辑 门输出端直接连在一起实现“逻辑或”的功能，则称为“线或 (Wired-OR)”。 ? OC门除了可以“线与”连接外， 还可以用来驱动感性负载 或实现电平转换。例如，在图2 - 5的电路中，EC=10 V时，F的输出高电平就从3.6 V变成了10 V。 ?第2章 组合逻辑器件与电路＋EC A B & & FC D图 2 - 5 例2 - 1电路第2章 组合逻辑器件与电路2) 三态门?三态门也称TS门(Three?State Gate)， 是在TTL逻辑门的基 础上增加一个使能端EN而得到的。当EN=0时，TTL与非门不受 影响， 仍然实现与非门功能； 当EN=1时， TTL与非门的V4、V5 将同时截止，使逻辑门输出处于高阻状态。 因此， 三态门除了具有普通逻辑门的高电平（逻辑1）和低电平（逻辑0）两种状态之外，还有第三种状态――高阻抗状态，也称开路状态或Z状态。 三态门的逻辑符号和真值表分别如图2 - 6和表2 - 1所示。 国标符 号中的倒三角形“”表示逻辑门是三态输出， EN为“使能” 限定符，输入端的小圆圈表示低电平有效(有的三态门也可能没有小圆圈，说明EN是高电平有效)。 ?第2章 组合逻辑器件与电路A B EN& F EN (a)A B EN (b)F图 2 - 6 三态门的符号? (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路表2 - 1 三态门的真值表EN 1 0 A Φ 0 B φ 0 F 高阻 100 001 110 111 0第2章 组合逻辑器件与电路多个三态门的输出端可以直接相连，但与OC门线与连接明显不同的是，连在一起的三态门必须分时工作，即任何时候至多只 能有1个三态门处于工作状态，不允许多个三态门同时工作，如果 同时工作， 会出现与普通TTL逻辑门线与连接相同的问题。因此， 需要对各个三态门的使能端EN进行适当控制， 保证三态门分时工作。? 三态门在计算机的总线结构中有着广泛的应用。 例如， 双向 数据总线就可以按照图2 - 7来构成。 当控制端E=0时，端三态门工 当控制端E=1时，上端三态门工作，下端三态门处于高阻状态，D1作， 上端三态门处于高阻状态， D2线上的数据反相后传至D1线上；线上的数据反相后传至D2线上，从而实现了数据的双向传输。 ?第2章 组合逻辑器件与电路D11 EN 1 EN D2E图 2 - 7 双向数据总线第2章 组合逻辑器件与电路 【例2 - 2】写出图2 - 8中电路的输出函数表达式，画出对应 于图2 - 9所示输入波形的输出波形。A11 F ENB＝11 ENE图 2 - 8 例2 - 2电路第2章 组合逻辑器件与电路A B E F图 2 - 9 图2 - 8中电路的波形第2章 组合逻辑器件与电路 解 由图2 - 8可见，当E=0时，上端三态门工作，下端三态 门处于高阻状态， F ? A ；当E=1时，下端三态门工作，上端三态门处于高阻状态，F ? A ? B ? A ? B。由此可得F的综 合表达式为：F -9所示。 ?? E ? A ? E ? A ? B ，F对应的输出波形如图2第2章 组合逻辑器件与电路3． ECL逻辑门?ECL逻辑门是一种采用非饱和型电子开关构成的双极型门电路， 作开关用的三极管只工作在截止和放大状态，不进入饱和状态。 ? ECL逻辑门具有以下特点： ? ① 电路的基本形式为“或/或非门”， 有“或/或非”两个 互补输出端。 ? ② 使用-5.2 V负电源， 输出高电平为-0.8 V， 输出低电平为 -1.6 V， 抗干扰能力弱。 ?第2章 组合逻辑器件与电路 ③ 将多个ECL逻辑门的“或”输出端直接相连， 可实现“线与”功能； 将多个ECL逻辑门的“或非”输出端直接相连，可实现“线或”功能。 例如两个3输入端的ECL逻辑门， “或” 输出端直接相连时，输出结果为F=(A+B+C)(I+J+K)； “或非” 输出端直接相连时，输出结果为 B ? C ? I ? J ? K F ? A? 。④ 在各类逻辑门中， 工作速度最高， 带负载能力较强， 但功耗也最大。 ? ⑤ 与TTL等逻辑门混用时， 需要专门的逻辑电平转换电路，因此很少混用。第2章 组合逻辑器件与电路2.1.2 CMOS逻辑门电路?与双极型逻辑电路相比，CMOS逻辑电路具有以下优点： ? ① 制造工艺简单，集成度和成品率较高， 便于大规模集成； ② 工作电源UDD?允许变化的范围大，高、低电平分别为UDD 和0 V，抗干扰能力强； ? ③ 在电源到地的回路中， 总有MOS管截止， 功耗特别低； ④ 输入阻抗高，一般高达500 MΩ以上，带负载能力强。 ? 当前，CMOS逻辑电路已成为与双极型逻辑电路并驾齐驱的另 一类集成电路，并且在大规模、超大规模集成电路方面已经超过了双极型逻辑电路的发展势头。第2章 组合逻辑器件与电路 1. CMOS非门电路UD D A F V1 (N) 0 1 F 1 0 V1 截止 导通 V2 导通 截止V2 (P) A(a)(b)图 2 - 10 CMOS非门电路及工作状态? (a) 电路； (b) 工作状态第2章 组合逻辑器件与电路 2. CMOS与非门和或非门电路 1) CMOS与非门电路?CMOS与非门电路及工作状态如图2 - 11所示。电路由四个MOS管组成，V1和V2两个NMOS驱动管串联，V3和V4两个PMOS负载管并联。当输入A、B至少有一个为低电平时，V1、V2中就至少有一管截止，V3、V4中就至少有一管导通，输出为高电平， F = 1；当输入A、B均为高电平时，V1和V2都导通，V3和V4都截 止，输出为低电平，F = 0。所以，该电路实现了与非门的功能， 输出F和输入A、B的逻辑关系为 F ? AB 。第2章 组合逻辑器件与电路UD D A V3 (P) V4 (P) F B V2 (N) A 0 0 1 1 B 0 1 0 1 V1 截止 截止 导通 导通 V2 截止 导通 截止 导通 V3 导通 导通 截止 截止 V4 导通 截止 导通 截止 F 1 1 1 0V1 (N) (a)(b)图 2 - 11 CMOS与非门电路及工作状态? (a) 电路； (b) 工作状态第2章 组合逻辑器件与电路 2) CMOS或非门电路? CMOS或非门电路及工作状态如图2 - 12所示， 其电路形式 刚好和与非门相反， V1和V2两个NMOS驱动管并联，V3和V4两 个PMOS负载管串联。当输入A、B 均为低电平时，V1和V2都截 止， V3和V4都导通，输出为高电平，因此F = 1；当输入A、B中 至少有1个为高电平时，V1、V2中至少有1个导通，V3、V4中至少有1个截止，输出为低电平，因此F = 0。可见，该电路实现了或非门的功能，输出F和输入A、 B的逻辑关系为 F ? A ? B 。第2章 组合逻辑器件与电路UD D A B A V1 (N) V4 (P) V3 (P) F V2 (N) 0 0 1 1 B 0 1 0 1 V1 截止 截止 导通 导通 V2 截止 导通 截止 导通 (b) V3 导通 导通 截止 截止 V4 导通 截止 导通 截止 F 1 0 0 0(a)图 2 - 12 CMOS或非门电路及工作状态? (a) 电路； (b) 工作状态第2章 组合逻辑器件与电路3. CMOS门电路的构成规律?分析复杂的CMOS门电路时，可以不必像前面一样逐个分析 电路中各MOS管的通断情况，而可以按照下面的规律判断电路的 功能(或构成CMOS门电路)：? ① 驱动管串联，负载管并联； 驱动管并联， 负载管串联。 ② 驱动管先串后并，负载管先并后串； 驱动管先并后串， 负载管先串后并。 ?③ 驱动管相串为“与”， 相并为“或”， 先串后并为先“与”后“或”， 先并后串为先“或”后“与”。驱动管组和负载管组连接点引出输出为“取反”。第2章 组合逻辑器件与电路 4． 使用CMOS集成电路的注意事项 由于CMOS集成电路具有很高的的输入阻抗，所以很容易因感应静电而被击穿。虽然其内部在每一个输入端都加有双向保护电路， 但在使用时还是要注意以下几点： ? ① 采用金属屏蔽盒储存或金属纸包装， 防止外来感应电压 击穿器件。 ? ② 工作台面不宜用绝缘良好的材料，如塑料、橡皮等，防 止积累静电击穿器件。第2章 组合逻辑器件与电路 ③ 不用的输入端或者多余的门都不能悬空， 应根据不同的 逻辑功能， 分别与UDD（高电位）或USS（低电位）相连，或者 与有用的输入端并在一起。输出级所接电容负载不能大于500pF， 否则， 输出级功率过大会损坏电路。 ? ④ 焊接时，应采用20W或25W内热式电烙铁，烙铁要接地 良好， 烙铁功率不能过大。 ?第2章 组合逻辑器件与电路⑤ 调试时， 所用仪器仪表、 电路箱、 板都应良好接地。若CMOS电路和信号源使用不同电源， 则加电时应先开CMOS电路电源再开信号源， 关断时应先关信号源再关CMOS电路电源。 ?⑥ 严禁带电插、 拔器件或拆装电路板，以免瞬态电压损坏CMOS器件。 ? ⑦ 一般在CMOS门电路与TTL逻辑电路混用时，要注意 逻辑电平的匹配。第2章 组合逻辑器件与电路 2.1.3 集成逻辑门的主要参数UO 3 .6 V UO HUO L 0 UI L UO FF UO N UI H UI图 2-13第2章 组合逻辑器件与电路1． 电压参数1) 输出高电平UOH和输出低电平UOL??逻辑门输出管截止时对应的的输出电平称为输出高电平，大约为3.6 V。UOH一般规定为输出高电平的下限，大约为3.2 V。逻辑门输出管饱和时对应的输出电平称为输出低电平，大约为0.3 V。输出低电平UOL?一般规定为低电平的上限， 大约为 0.35 V。 ? 如果输出高电平低于3.2 V，就认为高电平不合格； 如果输 出低电平高于0.35 V，就认为低电平不合格。第2章 组合逻辑器件与电路 2) 逻辑摆幅ΔU? 逻辑门输出高、低电平之差ΔU称为逻辑摆幅。 逻辑摆幅越 大， 抗干扰能力越强。 典型TTL逻辑门的逻辑摆幅ΔU= 3.6 V0.3 V = 3.3 V。第2章 组合逻辑器件与电路 3) 开门电平UON和关门电平UOFF?? 当输出为低电平的上限UOL时，逻辑门所对应的输入电平 UON称为开门电平。当输入电压大于UON时，逻辑门处于开通状 态。UON的典型值为1.4 V，一般要求小于1.8 V。 ? 当输出为高电平的下限UOH时，逻辑门所对应的输入电平 UOFF称为关门电平。当输入电压小于UOFF时，逻辑门处于关闭状 态。UOFF的典型值为1.0 V，一般要求大于0.8 V。 ?第2章 组合逻辑器件与电路 4) 抗干扰容限UNL和UNH?? 关门电平UOFF与输入低电平上限UIL(也就是信号源输出低电平上限UOL)之差称为逻辑门低电平输入时的抗干扰容限UNL，即?UNL = UOFF-UIL (2 - 2)??输入高电平下限UIH(也就是信号源输出高电平下限UOH)与开 门电平UON之差称为逻辑门高电平输入时的抗干扰容限UNH，即 UNH = UIH-UON? (2 -3)??抗干扰容限用来表征逻辑门的抗干扰能力。 一旦干扰电平超 过抗干扰容限， 逻辑门将不能正常工作。通常，UNL＜UNH， 因 此， 常用UNL作为逻辑门的抗干扰容限。 ?第2章 组合逻辑器件与电路 2． 电流参数与扇出系数 1）高电平输出电流IOH和高电平输入电流IIH 逻辑门输出端为高电平时可流出的最大电流IOH，称为高电平输 出电流，通常为几百微安。逻辑门输入端为高电平时由输入端 流入的最大电流IIH，称为高电平输入电流，通常为几十微安。 高电平输入电流IIH也称为反向漏电流IRE。 ? IOH和IIH是决定逻辑门输出高电平时带负载能力的重要参数。第2章 组合逻辑器件与电路 2）低电平输出电流IOL和低电平输入电流IIL?? 逻辑门输出端为低电平时可流入的最大电流IOL， 称为低电平 输出电流， 通常为几毫安~几十毫安。 逻辑门输入端为低电平时 由输入端流出的最大电流IIL，称为低电平输入电流，通常为几百 微安~几毫安。低电平输入电流IIL也称为输入短路电流ISE。 ? IOL和IIL是决定逻辑门输出低电平时带负载能力的重要参数。第2章 组合逻辑器件与电路 3) 扇出系数NO? 逻辑门在正常工作条件下， 输出端最多能驱动同类门的数量 N0称为扇出系数， 它是衡量逻辑门输出端带负载能力的一个重 要参数。 扇出系数越大， 带负载能力越强。 ? 逻辑门输出低电平时的扇出系数一般小于输出高电平时的扇 出系数。因此，逻辑门的负载能力应以输出低电平时的扇出系数 为准。例如，某逻辑门IOL=8 mA，IIL=0.5 mA，IOH=400 μA， IIH=20 μA，则输出低电平时的扇出系数为NOL = IOL/IIL = 8÷0.5 = 16，输出高电平时的扇出系数为NOH = IOH/IIH = 400÷20 = 20， 即 该逻辑门输出高电平时理论上可以驱动20个同类门，输出低电平 时理论上只能驱动16个同类门。因此，该逻辑门最多只能接16个 同类门，扇出系数NO=16。在实际使用时，还应留有余地。此外， 如果某个负载门的n个输入端都接至同一个逻辑门的输出端， 那 么这个负载门要按照n个门来计算。第2章 组合逻辑器件与电路3．关门电阻ROFF与开门电阻RON将逻辑门的一个输入端通过电阻Ri接地，逻辑门的其余输入端 悬空，则有电源电流从该输入端流向Ri，并在Ri上产生压降Ui。 使 Ui=UOFF时的输入电阻Ri称为逻辑门的关门电阻ROFF，使Ui= UON时 的输入电阻Ri称为逻辑门的开门电阻RON。当Ri≤ROFF时，逻辑门处于关门状态，与非门输出高电平； 当Ri＞ROFF时，逻辑门不再处于关门状态。当Ri≥RON时，逻辑门处于开门状态，与非门输出低 电平；当Ri＜RON时，逻辑门不再处于开门状态。当ROFF＜Ri＜RON时，与非门既不处于关门状态也不处于开门状态， 输出为不合格电平。 ?? 典型TTL与非门的关门电阻ROFF约为0.7 kΩ，开门电阻RON? 约为1.5 kΩ。 ?第2章 组合逻辑器件与电路 4． 功耗? 功耗是指逻辑门消耗的电源功率，常用空载功耗来表征。 当输出端空载，逻辑门输出低电平时的功耗PON称为空载导 通功耗。当输出端空载，逻辑门输出高电平时的功耗POFF称为空 载截止功耗。 ? 由于空载导通功耗PON比截止功耗POFF大，因此常用PON表示 逻辑门的空载功耗。TTL逻辑门的PON一般不超过50 mW。 ?第2章 组合逻辑器件与电路 5． 速度? 逻辑门的工作速度常用平均传输延迟时间tpd来衡量。 ? 逻辑门输入端信号变化引起输出端信号变化(均以变化至幅 度Um的50%处时起算)所需的平均时间称为逻辑门的平均传输延 迟时间tpd。 典型TTL与非门的tpd约为10 ns。 ? tpd 越小，逻辑门的工作速度越高。第2章 组合逻辑器件与电路 2.1.4 各类逻辑门的性能比较 1． 集成逻辑门系列简介 1) TTL门电路系列? TTL门电路分为54(军用)和74(商用)两大系列， 每个系列又 有若干子系列。例如74系列就有以下子系列： ? 74×× 74L×× 74H×× 74S×× 74LS×× 74AS×× 74ALS×× 标准系列 ? 低功耗系列 ? 高速系列 ? 肖特基系列? 低功耗肖特基系列? 先进的肖特基系列? 先进的低功耗肖特基系列?第2章 组合逻辑器件与电路 表2 - 2 TTL74系列各子系列参数对比?各子系列 74× × 74L × × 74H × × 74S × × 74LS × × 74AS × × 74ALS × × 传输延迟（ns/门） 功耗（mW/门） 10 33 6 3 9 1.5 4 10 1 22 19 2 8 1 扇出系数 10 10 10 10 10 40 20第2章 组合逻辑器件与电路 2) CMOS门电路系列? 按照器件编号来分， CMOS门电路可分为4000系列、 74C×× 系列和硅-氧化铝系列等三大系列。 前两种系列应用很广泛，而 硅―氧化铝系列因制造工艺成本高，价格昂贵，目前尚未普及。4000系列有若干个子系列， 其中以采用硅栅工艺和双缓冲输出的4000B系列最常用。 ? 74C××系列的功能及管脚设置均与TTL74系列相同， 也有若 干个子系列。 74C××系列为普通CMOS系列，74HC/HCT××系 列为高速CMOS系列， 74AC/ACT××系列为先进的CMOS系列， 其中74HCT××和74ACT××系列可直接与TTL系列兼容。 ?第2章 组合逻辑器件与电路表2 - 3 各系列CMOS电路的主要技术参数第2章 组合逻辑器件与电路 2. 各类逻辑门的性能比较 表2 - 4 集成逻辑门的性能比较第2章 组合逻辑器件与电路 2.1.5 正逻辑与负逻辑表2 - 5 正逻辑与负逻辑的对应关系第2章 组合逻辑器件与电路2.2 常用MSI组合逻辑模块集成逻辑门是组合逻辑电路的基本部件， 所有组合逻辑模块都是在逻辑门的基础上集成的。 按照集成规模的不同， 数字集成电路通常划分为小规模集成电路SSI(Small Scale Integration Circuit)、 中规模集成电路MSI(Medium Scale Integration Circuit)、 大规模集成电路LSI(Large Scale Integration Circuit)和超大规模集 成电路VLSI(Very Large Scale Integration Circuit)。对于双极型数字集成电路，芯片内集成的逻辑门数目来划分集成规模的； 对于单极型数字集成电路， 一般是按照每块芯片内集成的逻辑门 数目来划分集成规模的； 对于单极型数字集成电路， 一般是按照每块芯片内集成的元件数目来划分集成规模的。第2章 组合逻辑器件与电路表2 - 6 数字集成电路的规模划分?第2章 组合逻辑器件与电路 2.2.1 加法器 加法器是一种算术运算电路， 其基本功能是实现两个二进 制数的加法运算。计算机CPU中的运算器，本质上就是一种既 能完成算术运算、 又能完成逻辑运算的单元电路，简称算术逻 辑单元ALU（Arithmetic?Logical Unit）， 其原理与这里介绍 的加法器完全相同，只不过功能更多、规模更大而已。第2章 组合逻辑器件与电路1. 半加器和全加器1) 半加器?仅对两个一位二进制数Ai和Bi进行的加法运算称为“半加”。实现半加运算功能的逻辑部件叫做半加器（Half?Adder），简 称HA。Ai 0 0 1 1 B Ci＋1 i 0 1 0 1 (a) 0 0 0 1 S i 0 1 1 0 Ai Bi (b) ∑ CO Si Ci＋1 Ai Bi HA SiCi＋1 (c)图 2 - 14 半加器的真值表和逻辑符号? (a) 真值表； (b) 国标符号； (c) 惯用符号第2章 组合逻辑器件与电路 其中的Ai和Bi分别表示被加数和加数输入，Si为本位和输出， Ci+1为向相邻高位的进位输出， “Σ”为加法器的限定符，“CO”为运算单元进位输出的限定符。半加器的输出逻辑函数表达式为Ci ?1 ? Ai Bi Si ? Ai Bi ? Ai Bi ? Ai ? Bi可见， 用1个与门和1个异或门就可以实现半加器电路。第2章 组合逻辑器件与电路 2) 全加器? 对两个1位二进制数Ai和Bi连同低位来的进位Ci进行的加法运 算称为“全加”。实现全加运算功能的逻辑部件叫做全加器 （FullAdder），简称FA。在多位数加法运算时，除最低位外，其 它各位都需要考虑低位送来的进位。表2 - 7 全加器真值表第2章 组合逻辑器件与电路 表中的Ai和Bi分别表示被加数和加数输入，Ci表示来自相邻 低位的进位输入，Si为本位和输出， Ci+1为向相邻高位的进位输 出。全加器的输出逻辑函数表达式为???Ci ?1 ? Ai Bi ? AiCi ? BiCi ? Ai Bi ? Ai B i Ci ? Ai B iCi ? Ai Bi ? ( Ai Bi ? Ai B i )Ci ? Ai Bi ? ( Ai ? Bi )CiSi ? Ai BiCi ? Ai Bi C i ? Ai Bi C i ? Ai BiCi ? Ai ? Bi ? Ci第2章 组合逻辑器件与电路Ci &＝1Si Ai 1 Ci＋1 Bi Ci CI CO (b) Ci＋1 ∑ Si A i FA Si Bi Ci Ci＋1 (c)Ai Bi＝1≥1(a)图 2 - 15 全加器电路及逻辑符号? (a) 电路； (b) 国标符号； (c) 惯用符号第2章 组合逻辑器件与电路2. MSI 4位二进制数并行加法器?是两种典型的MSI 4位二进制数并行加法器，其逻辑符号如图2 - 16所示。其中A3A2A1A0和B3B2B1B0分别为4位二进制被加数和加数输入，C0为相邻低位的进位输入，S3S2S1S0为相加后的4位和输出，C4为相加后的进位输出。国标符号中的P、Q为操作数限定符，Σ为和输出限定符。7483和 74283的功能可以用下面的算术表达式来描述?? C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0第2章 组合逻辑器件与电路A00 P 3 0 Q 3 CI∑ 0 ∑ 3 CO (a) S0 C4 S3 S2 S1 S0 C0…A3 B07 48 3 / 7 4 28 3…S3 C4…B3 C0A3 A2 A1 A0B3 B2 B1 B0(b)图 2 - 16 4位二进行加法器的符号 (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路 3. 加法器的扩展与应用 1) 加法器的扩展加法器的扩展特别简单，只要将适当数量的MSI加法器模块级联， 即可实现任何两个相同位数的二进制数的加法运算。 ? 【例2 - 3】用7483实现两个7位二进制数的加法运算。 ? 解 两个7位二进制数的加法运算需要用两片7483才能实现，连接电路如图2 - 17所示。注意，低位模块的C0要接0，高位模块的多余输入端A3、B3也要接0。 ?第2章 组合逻辑器件与电路S7 S3 C4S6 S2S5 S1S4 S0 C0 C4S3 S3S2 S2S1 S1S0 S0 C0 07 48 3 H -7 48 3 L -A3 A2 A1 A0 0 A6 A5 A4B3 B2 B1 B0 0 B6 B5 B4A3 A2 A1 A0 A3 A2 A1 A0B3 B2 B1 B0 B3 B2 B1 B0图 2 - 17 7位二进制数加法器第2章 组合逻辑器件与电路2) 加法器的应用?【例2 - 4】用7483构成1位8421BCD码加法器。 ? 解 7483是4位二进制数加法器，也就是1位十六进制数加法， 其进位规则为逢16进1。不管输入什么进制的数给都 会将其视为二进制数来进行加法运算，而且运算结果也是二进制数表示的和。 而十进制数加法的进位规则为逢10进1，因此用7483实现BCD加法时，必须解决进位规则不同带来的问题。只有 对运算结果进行调整，才可得到BCD码。 由于两个1位十进制数 相加时， 被加数A和加数B的取值范围是0~9，其和的最大值是 9+9=18，因此把0~18的十进制、二进制和BCD码表示的值列于 表2 - 8中，以便寻找二进制码转换为BCD码的规律。 ?第2章 组合逻辑器件与电路 表2 - 8 十进制数0~18的几种代码表示第2章 组合逻辑器件与电路经比较发现，当十进制数≤9，即二进制数≤(01001)2时，二进制码与BCD码相同；当十进制数≥10，即二进制数≥(01010)2时， BCD码比二进制码大6， 这正是十六进制加法和十进制加法进位 规则相差的部分，因此，只要在二进制码上加(0110)?2就可以把 二进制码转换为8421BCD码， 同时产生进位输出DC=1。 这种转 换可以由一个校正电路来完成。从表2 - 8可以看出，当C4=1时， 或当S3=1且S2和S1中至少有一个为1时，进位输出DC为1，所以，进位输出表达式为DC = C4+S3(S2+S1)= C4 + S3S2 + S3S1 当DC=1时，把(0110)2加到二进制加法器输出端即可。第2章 组合逻辑器件与电路十位输出 DC D8 S3 C4 个位输出 D4 D2 S2 7 48 3 2 S1 D1 S0 C0 0A3 A2 A1 A0 0 & ≥1 &B3 B2 B1 B0校正电路S3 C4S2 7 48 3 1 -S1S0 C0 0A3 A2 A1 A0 A8 A4 A2 A1B3 B2 B1 B0 B8 B4 B2 B1图 2 - 18 1位8421BCD码加法器电路第2章 组合逻辑器件与电路 2.2.2 比较器 1. MSI 4位二进制数并行比较器A0 A1 A2 A3 a＞b a＝b a＜b B0 B1 B2 B3 0 COMP P 3 ＞ ＝ ＜ 0 Q 3 (a) 输入A A 3 7 48 5 A2 A1 A0 a＞b A＞B a＝b A＝B a＜b A＜B B3 B2 B1 B0 (b)P＞Q P＝Q P＜QA＞B A＝B A＜B级联输入比较输 出输入B图 2 - 19 4位二进制数并行比较器7485的逻辑符号? (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路 由真值表可知，只要两数最高位不等， 就可以确定两数大 小， 以下各位（包括级联输入）可以为任意值；高位相等，需 要比较低位的情况； 若A、 B两数的各位均相等， 输出状态则 取决于级联输入端的状态。 因此， 当没有更低位参与比较时， 芯片的级联输入端(a＞b)(a＝b)(a＜b)应该接010，以便在A、 B 两数相等时， 产生A＝B的比较结果输出。 这一点在使用时必须 注意。 ?第2章 组合逻辑器件与电路 表2 - 9 4位二进制数并行比较器7485真值表第2章 组合逻辑器件与电路2. 比较器的扩展与应用1) 比较器的扩展? 利用7485的级联输入， 可以方便地实现比较器规模的扩展。第2章 组合逻辑器件与电路 【例2 - 5】用7485构成7位二进制数并行比较器。 解 用7485构成的7位二进制数并行比较器如图2 - 20所示。 注意低位模块的级联输入接“010”。此外，与加法器高位多余 输入端的处理方法不同，比较器高位多余输入端只要连接相同 即可， 本电路中仍然接0。第2章 组合逻辑器件与电路7 48 5 1 7 48 5 2 -A3 A2 A1 A0 0 1 0 B3 B2 B1 B0A3 A2 A1 A0 a＞b a＝b a＜b B3 B2 B1 B00 A6 A5 A4A＞B A＝B A＜B 0 B6 B5 B4A3 A2 A1 A0 a＞b a＝b a＜b B3 B2 B1 B0A＞B A＝B A＜BA＞B A＝B A＜B图 2 - 20 7位二进制比较器第2章 组合逻辑器件与电路2) 比较器的应用?利用比较器的“比较”功能，可以实现一些特殊的数字电路。【例2 - 6】用7485构成4位二进制数的判别电路，当输入二进制数B3B2B1B0≥(1010)2时，判别电路输出 F为1，否则输出F为0。解 将输入二进制数B3B2B1B0与(1001)2进行比较，即将7485的A输入端接B3B2B1B0，B输入端接(1001)2，则当输入二进制数 B3B2B1B0≥(1010)2 时，比较器A＞B端输出为1。因此，可用A＞ B端作为判别电路的输出F，电路连接如图2 - 21所示。第2章 组合逻辑器件与电路B3 B2 B1 B0 0 1 0 1 0 0 1 A3 A2 A1 A0 a＞b a＝b a＜b B3 B2 B1 B0 7 48 5A＞B A＝B A＜BF图 2 - 21 例2 - 6判别电路第2章 组合逻辑器件与电路 事实上，前一小节介绍的8421BCD码加法器中的校正电路， 也可以用7485来实现。因为将DC展开为C4、S3、S2、S1的标准 式，可得?? DC(C4,S3,S2,S1) = C4+ S3S2+ S3S1 = ∑m(5~15) 即用C4S3S2S1 和(0100)2进行比较，用A＞B端作DC的输出。当C4S3S2S1≥(0101)2 时，DC输出为1。第2章 组合逻辑器件与电路 2.2.3 编码器1. 8421BCD编码器I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y8 8 42 1 BCD 编 码 器 Y4 Y2 Y1图 2 - 22 BCD编码器框图第2章 组合逻辑器件与电路 表2 - 10 8421BCD编码器真值表第2章 组合逻辑器件与电路编码器输出Y8Y4Y2Y1的逻辑表达式为?Y8 ? I 8 ? I 9 Y4 ? I 4 ? I 5 ? I 6 ? I 7 Y2 ? I 2 ? I 3 ? I 6 ? I 7 Y1 ? I 2 ? I 3 ? I 5 ? I 7? I 9可见，用4个或门就可实现8421BCD编码器。由于表达式与 “0”输入I0无关，所以8421BCD编码器可以省去I0输入线。当所 有输入均无效(为0)时，就表示输入为十进制数0， 编码器输出为0000。第2章 组合逻辑器件与电路 2. MSI 8线-3线优先编码器? 优先编码器对全部编码输入信号规定了各不相同的优先等 级， 当多个输入信号同时有效时，优先编码器能够根据事先确 定的优先顺序，只对优先级最高的有效输入信号进行编码。7就是两种典型的MSI优先编码器， 其中74147是8421BCD优先编码器，74148是8线-3线二进制优先编码器。 此 处仅介绍74148，其逻辑符号和真值表分别如图2 - 23和表2 - 11 所示。国标符号中的“HPRI/BIN”是二进制优先编码器的限定 符， H表示高者优先；Z和V分别表示“互连关联”和“或关 联”。第2章 组合逻辑器件与电路YS YEX ≥1 10 11 12 13 14 15 18 16 ? 17Y0 Y1 Y21? 2? 4? YS YEXY27 41 48Y1Y0HPRI / BIN 0 /Z10 1 /Z11 2 /Z12 3 /Z13 4 /Z14 5 /Z15 6 /Z16 7 /Z17 V1 8 EN?I7 I6 I5 I 4 I3 I2 I1 I0STI0I1I2I3I4(a)I5I6I7ST(b)图 2 - 23 优先编码器74148的逻辑符号? (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路 表2 C 11 优先编码器74148的真值表第2章 组合逻辑器件与电路3. 编码器的扩展Z3&Z2&Z1&Z0Z EX&YEX0Y2Y1Y0YSYEXY2Y1Y0YS ZSST7 41 48 2 -ST7 41 48 1 -I7 I6 I5 I4 I3 I 2 I1 I0A15 A14 A13 A12 A11 A10 A 9 A 8I7 I6 I5 I 4 I3 I2 I1 I0A 7 A6 A5 A 4 A3 A 2 A1 A 0图 2 - 24 16线-4线优先编码器第2章 组合逻辑器件与电路 2.2.4 译码器? 译码是编码的逆过程，其作用正好与编码相反。它是将输入 代码转换成特定的输出信号，恢复代码的“本意”。在数字电 路中， 能够实现译码功能的逻辑部件称为译码器(Decoder)。如果译码器有n位译码输入和m个译码输出信号，且m=2n，则该译码器称为全译码器，否则就称为部分译码器。 ? 译码器有变量译码器和显示译码器之分。用于变量译码的 译码器称为变量译码器，用于显示译码的译码器称为显示译码 器。 ?第2章 组合逻辑器件与电路BIN / OCT A0 A1 A2 SA 1 2 4 & EN1. 变量译码器?1) 3线-8线译码器74138?图 2 - 25 3 (a) -8 74138 (b)国线 标 符线 号译 ；码 器 惯 用 符逻 号辑 符 号SB SC(a)0 1 2 3 4 5 6 7Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y07 41 38 A2 A1 A0 (b) SA SB SC?第2章 组合逻辑器件与电路 表2 C 12 3线―8线译码器74138真值表第2章 组合逻辑器件与电路从真值表可见，74138译码器的译码输出是低电平有效，SA、S B和S C是它的使能控制输入，只有当 S S B S C ? 100时，译码器 A才能工作，此时，每一个译码输出信号 Y?为译码输入变量A2、 i A1、A0的一个最大项Mi（或最小项mi 的“非”，(因为i ? mi M ):Y 0 ? A2 ? A1 ? A0 ? M 0 Y 2 ? A2 ? A1 ? A0 ? M 2 Y 4 ? A2 ? A1 ? A0 ? M 4 Y 6 ? A2 ? A1 ? A0 ? M 6Y 1 ? A2 ? A1 ? A0 ? M 1 Y 3 ? A2 ? A1 ? A0 ? M 3 Y 5 ? A2 ? A1 ? A0 ? M 5 Y 7 ? A2 ? A1 ? A0 ? M 7第2章 组合逻辑器件与电路 2) 4线-16线译码器74154BIN / DEC A0 A1 A2 A3 1 2 4 8 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 7 41 54G1 G2& ENY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y1 4 Y15A3 A2 A1 A0G1 G2Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y1 4 Y15(b)图 2 - 26 4线-16线译码器74154逻辑符号? (a) 国标符号； (b) 惯用符号(a)第2章 组合逻辑器件与电路 表2 C 13 4线-16线译码器74154真值表第2章 组合逻辑器件与电路续表第2章 组合逻辑器件与电路表2-14 用4线-16线译码器74154构成BCD译码器第2章 组合逻辑器件与电路7 41 54 A3 A2 A1 A0 A3 A2 A1 A00 0G1 G2Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y1 4 Y15D0 D1 D2 D3D4D5 D6 D7 D8 D9图 2 - 27 74154构成5421BCD译码器第2章 组合逻辑器件与电路 2. 显示译码器 1) 七段显示数码管的原理?发光二极管是一种半导体显示器件，其基本结构是由磷化镓、砷化镓或磷砷化镓等材料构成的PN结。当PN结外加正向电压时， P区的多数载流子――空穴向N区扩散，N区的多数载流子――电 子向P区扩散，当电子和空穴复合时会释放能量， 并发出一定波 长的光。 ?将七个发光二极管按一定的方式连接在一起，就构成了七段显示数码管， 其形状如图2 - 28(a)所示。显示哪个字型，相应段的发光二极管就发光。 ?第2章 组合逻辑器件与电路a f e d (a) g b cabcdefgabcdefg(b)(c)图 2 - 28 七段显示数码管结构? (a) 七段显示器； (b) 共阴极连接； (c) 共阳极连接第2章 组合逻辑器件与电路(2) 七段显示译码器7448?BIN / 7 SEGBI / RBO≥1 G2 1 & CT＝0 V2 0 1 2 4 8 a20 , a2 1 b 20 , b 21 c20 , c2 1 d 20 , d 21 e20 , e2 1 f20 , f2 1 g 20 , g 21 (a) a b c d e f g a b c d e 7 44 8 f gRBI LTA0 A1 A2 A3LT RBIBI / RBOA3 A2 A1 A0(b)图 2 - 29 七段显示译码器7448逻辑符号? (a) 国标符号； (b) 惯用符号第2章 组合逻辑器件与电路 表2 - 15 七段显示译码器7448真值表第2章 组合逻辑器件与电路a …g 7 44 8a …g 7 44 8a …g 7 44 8a …g 7 44 8a …g 7 44 8a …g 7 44 8a …g 7 44 8a …g 7 44 8RBI RBO0RBI RBORBI RBORBI RBO1RBI RBO1RBI RBORBI RBORBI RBO0图 2 - 30 具有灭零控制功能的八位数码显示系统第2章 组合逻辑器件与电路 3. 译码器的扩展与应用 1) 译码器的扩展? 利用译码器的使能端，可以对译码器的规模进行扩展。 例如3线-8线译码器74138有3个使能输入端，其中SA是高电平使能，S B和S C 是低电平使能。合理使用这些使能输入端， 不附加任何电路即可扩展其译码功能， 构成4线-16线译码器、 5线-32线 译码器、 6线-64线译码器， 甚至于更多线的译码器。第2章 组合逻辑器件与电路 【例2 - 7】将3线-8线译码器74138扩展为4线-16线译码器。 解 将两片74138扩展成4线-16线译码器的电路如图2 - 31所 示。当输入变量A3为0时，片1的 S B 端接低电平，在外部使能端 为0时允许译码，其输出取决于输入变量A2、A1、A0；片2的SA 端为0，禁止译码，其输出皆为1。当输入变量A3为1时，片1的S B 端为1，禁止译码，其输出皆为1。片2的SA端为1，在外部使能端为0时允许译码，其输出状态由输入变量A2、A1、A0决定。由此可见，该电路实现了4线-16线译码。 ?第2章 组合逻辑器件与电路Y15 Y1 4 Y13 Y1 2 Y1 1 Y10 Y9 Y8Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y07 41 38 2 SA SB SC 0 A2 A1 A0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y07 41 38 1 SA SB SC 1 A2 A1 A0A3 A2 A1 A0使能图 2 C 31 74138扩展为4线-16线译码器第2章 组合逻辑器件与电路 2) 译码器的应用? ① 译码器可在在计算机系统中用作地址译码器。 计算机系统中的众多器件(例如寄存器、 存储器)和外设(例如 键盘、 显示器、 打印机等)接口都通过统一的地址总线B(Address Bus)、 数据总线DB(Data Bus)、 控制总线CB(Control Bus)与CPU 相连，如图2 - 32所示。第2章 组合逻辑器件与电路CPU ABYk译 码 器 Y0 器件 0CS器件 …kCSDB OE WRDB OE WRRD WR DB图 2 - 32 译码器在计算机系统中的应用第2章 组合逻辑器件与电路② 可用译码器实现数据分配器。数据分配器(Demultiplexer/Data Distributor)是将一路输入数据 分配给多路数据输出中的某一路输出的一种组合逻辑电路， 与时 分复用通信中接收端电子开关的功能类似。 国标符号中规定用 DX作为数据分配器的限定符。 ? 四路数据分配器的惯用符号和真值表如图2 - 33所示，其中D 为一路数据输入，D3～D0为四路数据输出，A1、A0为地址选择码 输入。其输出函数表达式为 ?0 ? A1 A0 ? D DD1 ? A1 A0 ? D D2 ? A1 A0 ? D D3 ? A1 A0 ? D第2章 组合逻辑器件与电路DXD0 D1 D2 D3A1 0 0 1 1A0 D0 0 1 0 1 D 0 0 0D D2 D3 1 0 0 0 D 0 0 0 D 0 0 0 DD A1A0 (a)(b)图 2 - 33 数据分配器的惯用符号和真值表 (a) 惯用符号； (b) 真值有第2章 组合逻辑器件与电路D3 D2 D1 D0 D3 D2 D1 D0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y07 41 38 SA SB SC 1 0 0 A2 A1 A0 D A1 A0图 2 - 34 74138实现四路数据分配器第2章 组合逻辑器件与电路 表2 - 16 74138实现四路数据分配器第2章 组合逻辑器件与电路D7 D6 D5 D4 D3 D2 D1 D0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y07 41 38 SA SB SC 1 0 D A2 A1 A0 A2 A1 A0图 2 - 35 74138实现八路数据分配器第2章 组合逻辑器件与电路 ③ 其它应用? 译码器除了作译码器和实现数据分配器外，还可以有别的 一些应用。例如，与计数器结合使用，可以构成脉冲分配器； 与三态门结合，可以构成数据选择器；附加少量逻辑门，还可用来实现组合逻辑函数。第2章 组合逻辑器件与电路2.2.5 数据选择器?1. 数据选择器的逻辑功能? 数据选择器(Multiplexer/Data Selector)是一种能从多路输入数 据中选择一路数据输出的组合逻辑电路，与时分复用通信中发 送端电子开关的功能类似。国标符号中规定用MUX作为数据选择器的限定符。目前常用的数据选择器有二选一、 四选一、 八选一和十六选一等多种类型。 ? 二选一的惯用逻辑符号及真值表如图2 - 36所示，其中D0、 D1是两路数据输入，A0为地址选择码输入，Y为数据选择器的 输出。从真值表可见，当A0=0时，选择D0输出；当A0=1时，选 择D1输出。它的输出函数表达式为Y ? A0 D0 ? A0 D1第2章 组合逻辑器件与电路D0 D1MUX Y A0A0 0 1 (b)Y D0 D1(a)图 2 - 36 二选一符号及真值表第2章 组合逻辑器件与电路 四选一的惯用逻辑符号及真值表如图2 - 37示，其中，D0、 D1、D2、D3是四路数据输入，A1、A0为地址选择码输入，Y为数据选择器的输出。将地址选择码转换为十进制数，就是要选择一路数据D的序号下标。由此不难写出四选一的输出函数表 达式为??Y ? A1 A0 D0 ? A1 A0 D1 ? A1 A0 D2 ? A1 A0 D3更大规模的数据选择器的惯用符号、真值表及表达式可以类似得出。第2章 组合逻辑器件与电路D0 D1 D2 D3MUX Y A1 A0A1 0 0 1 1A 0 0 1 0 1 (b)Y D0 D1 D2 D3(a)图 2 - 37 四选一符号及真值表 (a) 惯用符号； (b) 真值表第2章 组合逻辑器件与电路 2. MSI数据选择器 1) 双四选一数据选择器74153? 双四选一数据选择器74153的惯用符号和真值表如图2 - 38所 示(一片74153包含两个四选一)。从图中可见，它和四选一的一 般符号相比，多了一个选通使能端 ST 。当 ST ? 1 时，74153 不工作，输出Y为0；当 ST ? 0 时，74153正常工作。因此Y ? ST ( A1 A0 D0 ? A1 A0 D1 ? A1 A0 D2 ? A1 A0 D3 )第2章 组合逻辑器件与电路D0 D1 D2 D3ST A 1MUXYA0(a)STA 1A 0Y 0 D0 D1 D2 D31 ? ?? 0 0 0 0 0 1 0 1 0 0 1 1 (b)图 2 - 38 74153惯用符号及真值表第2章 组合逻辑器件与电路A0 A1 0 0 G 1 3MUX1ST 1 D0 1 D1 1 D2 1 D3 2ST 2 D0 2 D1 2 D2 2 D3EN 0 1 2 31Y2Y图 2 - 39 74153国标符号 (a) 惯用符号； (b) 真值表第2章 组合逻辑器件与电路 2) 八选一数据选择器74151?MUX MUXST A0 A1 A2 D0 D1 D2 D3 D4 D5 D6 D7EN 07 41 51STG 0 7Y D0 D1 D2 D3 D4 D5 D6 D7输入 A1 ? 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 A0 ? 0 1 0 1 0 1 0 1输 出 Y 0 D0 D1 D2 D3 D4 D5 D6 D7STY 1 0 0 0 0 0 0 0 0A2 ?Y1 D0 D1 D2 D3 D4 D5 D6 D72 0 1 2 3 4 5 6 7YYA2 A1 A0(a)(b)(c)图 2 - 40 74151逻辑符号与真值表 (a) 国标符号； (b) 惯用符号； (c) 真值表第2章 组合逻辑器件与电路 为了简洁起见，74151的输出函数表达式以A2、A1、A0的最 小项形式写出? i ?7 ? Y ? ( A2 , A1, A0 ) ? ST ? ? mi Di ? ? i ?0 ?第2章 组合逻辑器件与电路3. 数据选择器的扩展与应用1) 数据选择器的扩展ST D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D1 0 D1 1 D1 2 D1 3 D1 4 D1 5ST MUX D0 D1 D2 D3 D4 D5 D6 Y0 D7 Y D8 D9 D1 0 D1 1 D1 2 D1 3 D1 4 D1 5 A3 A2 A1 A0图 2 - 41 数 据 选 择 器 的 通 道 扩 展 三 十 二 选 一MUX D0 D1ST A 0YYD1 6 D1 7 D1 8 D1 9 D2 0 D2 1 D2 2 D2 3 D2 4 D2 5 D2 6 D2 7 D2 8 D2 9 D3 0 D3 1ST MUX D0 D1 D2 D3 D4 D5 D6 Y1 D7 Y D8 D9 D1 0 D1 1 D1 2 D1 3 D1 4 D1 5 A3 A2 A1 A0( )A4 A3 A2 A1 A0第2章 组合逻辑器件与电路 2) 数据选择器的应用? ① 用作多路数字开关。 ② 实现数据并/串转换。第2章 组合逻辑器件与电路MUX0 D0 D1 D2 并行 D3 输入 D4 D5 D6 D77 41 51STD0 D1 Y D2 D3 D4 Y D5 D6 D7 A2 A1 A0 Q2 Q1 Q0 八进制计数器 (a)Q2 F 串行输出 0 0 0 0 1 1 1 1Q 1 0 0 1 1 0 0 1 1Q 0 0 1 0 1 0 1 0 1F D0 D1 D2 D3 D4 D5 D6 D7(b)图 2 - 42 74151构成的8位并/串转换电路与真值表 (a) 电路； (b) 真值表第2章 组合逻辑器件与电路2.3 组合逻辑电路分析?2.3.1 门级电路分析? 1. 分析步骤? 由逻辑门构成的组合逻辑电路， 其分析过程通常分为以下 三个步骤： ? ① 根据给定的逻辑电路， 写出输出函数的逻辑表达式； ② 根据已写出的输出函数的逻辑表达式， 列出真值表； ③ 根据逻辑表达式或真值表， 判断电路的逻辑功能。第2章 组合逻辑器件与电路 2. 分析举例【例2 - 8】分析图2 - 43所示组合逻辑电路的功能。解F ? ABBC AC ? AB ? BC ? AC其真值表如表2 - 17所示。 从真值表可以看出， 三个输入变量中，当有两 个或两个以上的输入变量取值为1时，输出F = 1，否则F = 0。因此。该电路实 际上是对输入变量为“1”的个数的多少进行判断， “多数”为1时， 输出F=1。如果将A、B、C分别看作三人对某一提案表决， “1”表示赞成， “0”表示不赞成； 将F看作对该提案的表决结果， “1”表示提案获得通过， “0” 表示提案未获得通过， 则该电路便实现了一种按照少数服从多数原则进行投 票表决的功能。因此可以判断，该电路是一种“表决电路”。第2章 组合逻辑器件与电路A B&& C &&F图 2 - 43 例2 - 8电路第2章 组合逻辑器件与电路 表2 C 17 真值表第2章 组合逻辑器件与电路【例2 - 9】分析图2 - 44所示组合逻辑电路的功能。 ?解 这是一个多输出函数， 其输出表达式为?F2 ? AB ? ( A ? B)C ? ? ?F1 ? [( A ? B) ? C ][ AB ? ( A ? B)C ] ? ( AB)C ?整理上式得?F2 ? AB ? AC ? BC ? ? ?F1 ? ( A ? B ? C )( AB ? AC ? BC) ? ABC ?第2章 组合逻辑器件与电路A B& ≥1≥1 1 &F2& ≥1 &C ≥1 F1图 2 - 44 例2 - 9电路第2章 组合逻辑器件与电路 表2 - 18 例2 - 9真值表第2章 组合逻辑器件与电路 2.3.2 模块级电路分析? 1. 分析方法 ① 能写出给定逻辑电路的输出逻辑函数表达式时，尽量写出表达式，然后列出真值表，判断电路的逻辑功能； ?② 不能写出表达式、但能根据模块的功能及连接方法列出电路的真值表时，尽量列出真值表，从真值表判断电路的逻辑功能； ? ③ 既不能写出逻辑表达式、也不能列出真值表时，可根据 所使用模块的功能及连接方法，通过分析和推理，判断电路的逻 辑功能。第2章 组合逻辑器件与电路2． 分析举例?【例2 - 10】分析图2 - 45所示组合逻辑电路的功能。J 0 C 1 A B MUX D0 D1 Y D2 D3 A1 A0 1 D0 D1 D2 D3 MUX Y A1 A0 S图 2 - 45 例2 - 10电路第2章 组合逻辑器件与电路解 该电路由两片四选一选择器和一个非门构成，可以写出J和S的输出函数表达式：J ? AB ? 0 ? AB ? C ? AB ? C ? AB ? 1 S ? AB ? C ? AB ? C ? AB ? C ? AB ? C整理得??J ? ABC ? ABC ? AB S ? ABC ? ABC ? ABC ? ABC第2章 组合逻辑器件与电路【例2 - 11】分析图2 - 46所示组合逻辑电路的功能。已知输入B3B2B1B0为5421BCD码。 ?解 该电路由1片4位二进制数比较器和1片4位二进制数加法器构成，要写出表达式已经比较困难。可以直接根据加法器和比较器的功能， 列出电路的真值表， 如表2 - 19所示。第2章 组合逻辑器件与电路Y3 S3 C4 Y2 S2 Y1 S1 Y0 S0 C0 07 48 3A3 A2 A1 A0B3 B2 B1 B0 0B3 B2 B1 B0 0 1 0 0 1 0 0A 3 7 48 5 A2 A1 A＞B A0 a＞b a＝b A＝B a＜b B3 A＜B B2 B1 B0图 2 - 46 例2 - 11电路第2章 组合逻辑器件与电路 表2 - 19 例2 - 11电路真值表从真值表可见，输入B3B2B1B0是5421BCD码时，输出Y3Y2Y1Y0为 8421BCD码，因此，该电路是一个5421BCD/8421BCD转换电路。第2章 组合逻辑器件与电路 【例2 - 12】分析图2 - 47所示组合逻辑电路的功能。已知输入 A3A2A1A0和B3B2B1B0均为余3 码。 ?解 本电路有8个输入变量和5个输出变量，无论是写输出函数表达式还是列真值表，都已经非常困难。要分析该电路功能， 只能从 加法器7483的功能及连接方式入手。 从图2 - 47可见，当两个余3码相加后无进位， 即7483-1 的C4=0(和 数≤9)时，其和数与1101相加后作为电路的输出；当两个余3码相加 后有进位，即7483-1的C?4=1(和数≥10)时，其和数与0011相加后作 为电路的输出。加1101相当于减0011，即减3； 加0011相当于加3。 所以7483-2实际上是对余3码相加后的结果进行±3调整，使电路输 出Y3Y2Y1Y0也是余3码，Y3Y2Y1Y0为个位输出，Y4为进位输出。 ?第2章 组合逻辑器件与电路Y4 Y3 S3 C4 Y2 S2 Y1 S1 Y0 S0 C0 07 48 3 2 -A3 A2 A1 A0 1 S3 C4 1B3 B2 B1 B0S2S1S0 C0 07 48 3 1 -A3 A2 A1 A0 A3 A2 A1 A0B3 B2 B1 B0 B3 B2 B1 B0图 2 - 47 例2 - 12电路第2章 组合逻辑器件与电路2.4 组合逻辑电路设计2.4.1 门级电路设计?1 ． 设计步骤用逻辑门设计组合逻辑电路时， 一般需要经过与分析过程相反的以下三个步骤:?① 根据功能要求列出待设计电路的真值表； ? ② 根据真值表求出与逻辑门类型相适应的输出函数的最简 表达式； ? ③ 根据输出函数表达式画出实现电路。第2章 组合逻辑器件与电路2. 设计举例?【例2 - 13】设计一个组合逻辑电路，其输入ABCD为 8421BCD码。当输入BCD数能被4或5整除时，电路输出F=1，否 则F=0。 试分别用或非门和与或非门实现。 ? 解 根据题意，可列出该电路的真值表如表2 - 20所示，卡诺 图如图2 - 48所示。第2章 组合逻辑器件与电路表2 - 20 真值表第2章 组合逻辑器件与电路CD AB 00 01 11 1000 1 1 ? 10111101 ? ? ? ? ?图 2 - 48 例2 - 13卡诺图第2章 组合逻辑器件与电路由于要求用或非门和与或非门实现， 因此应在卡诺图上圈“0”，求出最简或与式后，先通过摩根定律将其变换为“或非或非”式和“与或非”式， 然后就可以用相应的逻辑门实现。 ? 从卡诺图读出F的最简或与式为 定律对其变换得F ? ( B ? D)C，利用摩根F ? ( B ? D )C ? B ? D ? C ? BD ? C由此得到用或非门和与或非门实现的电路如图2 - 49所示。 ?第2章 组合逻辑器件与电路B≥1 ≥1 (a) FDCB D C 1&≥1 F(b)图 2 - 49 例2 - 13电路? (a) 或非门实现； (b) 与或非门实现第2章 组合逻辑器件与电路【例2 - 14】某厂有A、B、C三个车间和Y、 Z两台发电机。如果一个车间开工，启动Z发电机即可满足使用要求； 如果两个 车间同时开工，启动Y发电机即可满足使用要求；如果三个车间 同时开工，则需要同时启动Y、 Z两台发电机才能满足使用要求。 试仅用与非门和异或门两种逻辑门设计一个供电控制电路， 使电 力负荷达到最佳匹配。 ? 解 用“0”表示该厂车间不开工或发电机不工作，用“1”表 示该厂车间开工或发电机工作。为使电力负荷达到最佳匹配， 应 该根据车间的开工情况即负荷情况，来决定两台发电机的启动与 否。 因此，此处的供电控制电路中，A、B、C是输入变量，Y、Z是输出变量。由此列出电路的真值表如表2 - 21所示。第2章 组合逻辑器件与电路 表2 - 21第2章 组合逻辑器件与电路ABC 0 1000111 110ABC 00001 11110 11 (a)1111 (b)1图 2 - 50 例2 - 14卡诺图第2章 组合逻辑器件与电路 Y、 Z的输出函数表达式为Y ? AB ? BC ? AC ? ABBC AC Z ? ABC ? ABC ? ABC ? ABC ? A ? B ? C第2章 组合逻辑器件与电路A B&& C &&Y＝1＝1Z图 2 - 51 例2 - 14电路第2章 组合逻辑器件与电路3. 逻辑门多余输入端的处理当设计过程中逻辑门有多余输入端时，一般可按照以下方法 进行处理： ? ① 与门、与非门的多余输入端可接到逻辑1所对应的电平上， 或和使用的“与”输入端接到一起； ?② 或门、 或非门的多余输入端可接到逻辑0所对应的电平上， 或和使用的“或”输入端接到一起； ?③ 与或非门与项多余输入端的处理方法和与门、 与非门相同， 但多余的与项至少应有一个输入端接到逻辑0所对应的电平上， 或完全和使用的与项并联；第2章 组合逻辑器件与电路④ 异或门的多余输入端接到逻辑1所对应的电平上， 功能上当作非门使用； ? ⑤ 同或门的多余输入端接到逻辑0所对应的电平上， 功能 上当作非门使用； ? ⑥ 逻辑门输入端并接增加了前级电路的负载， 一般不用这 种多余输入端处理方法； ? ⑦ TTL逻辑门多余输入端可以悬空，且相当于接逻辑1，但 容易引入干扰； CMOS逻辑门多余输入端不可以悬空， 必须进 行适当连接。 ?第2章 组合逻辑器件与电路2.4.2 模块级电路设计1． 用加法器实现特殊代码转换 【例2 - 15】用7483实现5421BCD码/8421BCD码转换。 ? 解 设5421BCD码为ABCD， 8421BCD为WXYZ。从编码表 可知， 二者存在如下关系; ? ABCD ? 0000 当N10 ? 4 ? WXYZ ? ? ? ABCD ? 0011当N10 ? 4 ; ? ; ? ABCD ? 0000 当A ? 0 ? ?? ? ABCD ? 1101当A ? 1 ; ? ? ABCD ? AA0 A第2章 组合逻辑器件与电路8 42 1BCD码 W X Y Z S3 C4 S2 S1 S0 C0 07 48 3A3 A2 A1 A0B3 B2 B1 B0A B C D 5 42 1BCD码0图 2 - 52 例2 - 15电路第2章 组合逻辑器件与电路 【例2 - 16】用7483实现两位8421BCD码/二进制数转换。解 两位8421BCD码需要7位二进制数表示， BCD码与二进制数权值的对应关系如表2 - 22所示，“*”表示该位置的二进制数 为1。 从表中可写出各二进制数位的加法关系式b0 ? D00 b1 ? D01 ? D10 b2 ? D02 ? D11 ? C1 b3 ? D03 ? D10 ? D12 ? C2 b4 ? D11 ? D13 ? C30 ? C31 b5 ? D12 ? C40 ? C41 b6 ? D13 ? C5第2章 组合逻辑器件与电路 表2 - 22 BCD码与二进制数权值对应表第2章 组合逻辑器件与电路 由于加法器的任意一位仅允许加数、 被加数和低位进位3个 输入，所以b3、b4的逻辑值必须经过两次加法运算才能获得。为了便于用加法器实现，现将b3、b4的表达式进行分组并改写如下：第2章 组合逻辑器件与电路b6 S3 C4 b5 S2 b4 S1二进制数 b3 S0 C0b2b1b07 48 3 2 -0A3 A2 A1 A0B3 B2 B1 B0 0S3 C4S2S1S0 C0 07 48 3 1 -A3 A2 A1 A0B3 B2 B1 B0 0D1 3D1 2D1 1D1 0 十位BC DD0 3D0 2D0 1D0 0 个位BC D图 2 - 53 例2 - 16电路第2章 组合逻辑器件与电路 2． 用译码器实现组合逻辑函数? 如前所述， 变量译码器是一种最小项或最大项发生器，而任 何组合逻辑函数都可以用最小项或最大项来表示，因此，用译码 器可以实现任何组合逻辑函数。 ?对于最小项表示的逻辑函数， 有?F ? ? mi ? ?Yi（高电平有效译码器，外加或门）? ? mi ? ? mi ? ? mi ? ? Y（低电平有效译码器，外加与非门） i第2章 组合逻辑器件与电路 对于最大项表示的逻辑函数， 有F ? ? Mi ? ?Y i（低电平有效译码器，外加与门）（高电平有效译码器，外加或非门） ? ? M i ? ? M i ? ? mi ? ?Yi可见， 用译码器外加一个逻辑门， 可以非常方便地实现最 小项表达式或最大项表达式。当逻辑函数不是标准式时， 应先 变成标准式。 ?用译码器实现多输出函数时， 优势特别明显。第2章 组合逻辑器件与电路【例2 - 17】用74138设计一个1位二进制数全减器。 ?解 1位二进制数全减器的真值表如表2 - 23所示，其中Ai、Bi分别为被减数和减数输入，Ci为相邻低位的借位输入，Si为本位差输出，Ci+1为向相邻高位的借位输出。 ? 从真值表可以直接写出借位输出Ci+1和差输出Si的最小项表达 式?Ci ?1 ( Ai , Bi , Ci ) ? ? m(1,2,3,7) ? Y 1Y 2 Y 3Y 7 Si ( Ai , Bi , Ci ) ? ? m(1,2,4,7) ? Y 1Y 2 Y 4 Y 7第2章 组合逻辑器件与电路 表2 - 23 全减器真值表第2章 组合逻辑器件与电路7 41 38 1 0 0 Ai Bi Ci SASB SCA2 A1 A0Y7 Y6 Y5&Ci＋1Y4 Y3 Y2 Y1 Y0&Si图 2 - 54 1位二进制全减器电路第2章 组合逻辑器件与电路【例2 - 18】用高电平译码输出有效的3线-8线译码器实现逻辑函数??? F(A,B,C) = ∑m(0,1,3,4,6) 解 虽然该逻辑函数可以直接用译码器和一个5输入或门实 现，但按下面变形后，实现更简单： ???F ( A, B, C ) ? ? m(0,1,3,4,6) ? ? M (2,5,7) ? M 2 M 5M 7 ? M 2 M 5M 7 ? M2 ? M5 ? M7 ? M 2 ? M 5 ? M 7 ? Y2 ? Y5 ? Y7第2章 组合逻辑器件与电路≥1FY7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 译码器 A2 A1 A0 A B C图 2 - 55 例2 - 18电路第2章 组合逻辑器件与电路 3．用数据选择器实现组合逻辑函数 1) 比较法? 所谓比较法，就是将要实现的逻辑函数变为与数据选择器输出函数表达式相同的形式，从中确定数据选择器的地址选择变量和数据输入变量，最后得出实现电路。 ?第2章 组合逻辑器件与电路【例2 - 19】用四选一数据选择器实现逻辑函数F ( A, B, C, D) ? ABC ? AC ? ACD解 仔细观察函数F可以看出，F的各个与项均包含变量A、C，因此，用A、C作地址选择码是合适的。将F作如下变形:?F ( A, B, C , D ) ? ABC ? AC ? ACD ? AC ? ACD ? AC B ? AC ? 0 ? AC ? 1 ? AC ? D ? AC ? B并与四选一的逻辑表达式进行比较可见， 地址选择码A1A0=AC， 数据输入分别为D0=0，D1=1，D2=D， D3 ? B ， 由此画出实现电 路如图2 - 56所示。第2章 组合逻辑器件与电路0 1 DBD0 D1 D2 D3MUX Y A1 A0 A C F图 2 C 56 例2 - 19电路第2章 组合逻辑器件与电路2) 卡诺图法?所谓卡诺图法，就是利用卡诺图来确定数据选择器的地址选择 变量和数据输入变量，最后得出实现电路。 其实现步骤如下： ? ① 将卡诺图画成与数据选择器相适应的形式。数据选择器有 几个地址选择码输入端，逻辑函数的卡诺图的某一边就应有几个变 量，且就将这几个变量作为数据选择器的地址选择码。 ? ② 将要实现的逻辑函数填入卡诺图并在卡诺图上画圈。由于数据选择器输出函数是与或型表达式且包含地址选择码的全部最小项，因此化简时不仅要圈最小项，而且还只能顺着地址选择码的方 向圈，保证地址选择变量不被化简掉。第2章 组合逻辑器件与电路 ③ 读图。 读图时，地址选择码可以不读出来， 只读出其它变量的化简 结果，这些结果就是地址选择码所选择的数据输入D的值。地址 选择码与数据输入D之间的对应关系是: 将地址选择码的二进制数化为十进制数， 就是它所选择的数据输入D的下标。 ?④ 根据地址选择码和数据输入值， 画出用数据选择器实现 的逻辑电路。 需要说明的是，当读出的数据输入D的表达式包含两个或更 多个变量时，需要在数据选择器的基础上外加逻辑门才能实现。但要注意尽可能不加门或少加门。此外，如果数据选择器有使能端，使能端也要注意正确连接，以便使数据选择器处于工作状态。第2章 组合逻辑器件与电路【例2 - 20】用四选一数据选择器实现逻辑函数?F(W,X,Y,Z)=ΠM(2,3,14)?Πφ(1,4,5,11,12,15)???解 用四选一选择器实现时的卡诺图如图2 - 57(a)所示，原则上既可以选择W、X作地址选择码，也可以选择Y、Z作地址选择码。对于本题而言， 如果选择Y、Z作四选一的地址选择码， 则需要外加逻辑门。因此，这里选择W、X作四选一的地址选择码。 为了保证W、X不被化简掉，此时卡诺圈应顺着WX一行一行 地圈。由此得出 D0 ? Y ，D1=1，D2=1，D3=Z，实现电路如图 2 - 57(b)所示。 ?第2章 组合逻辑器件与电路YZ WX 00 01 11 10 (a)0001 ?11 010 0D0 ＝Y ?D1 ＝1? ?? ? ? 0D3 ＝Z D2 ＝1Y 1 1 ZD0 D1 D2 D3MUX Y A1 A0 W X (b) F图2 -5 7第2章 组合逻辑器件与电路【例2 - 21】用八选一数据选择器实现上例中的逻辑函数功能。解 用八选一数据选择器实现时的卡诺图如图2 - 58(a)所示。 这里选择X、Y、Z作八选一的地址选择码。为了保证X、Y、Z 不被化简掉，此时卡诺圈应顺着XYZ一列一列地圈。 由此得出 D0=1，D1=1，D2=W，D3=0，D4=0，D5=1， D6=W ，D7=1， 实 现电路如图2 - 58(b)所示。第2章 组合逻辑器件与电路XYZ W 0 10 000 01 ?0 11 0 ?0 10 01 101 111 01 ?1 00 ? ? X Y Z A2 A1 A0F Y MUX D0 D1 D2 D3 D4 D5 D6 D7 1 1 W 0 0 1 W 1 (b)0 D2 W (a) D6W? D7 1 D5 1D0 1D1 1D3 0D4 0图 2 - 58 八选一选择器实现例2 - 21函数的卡诺图和电路 (a) 卡诺图； (b) 电路第2章 组合逻辑器件与电路2.5 组合逻辑电路中的竞争与险象电路在实际工作过程中，由于某些因素的影响，其输入输 出关系有可能会瞬间偏离真值表， 产生短暂的错误输出，造成 逻辑功能的瞬时紊乱，经过一段过渡时间后才到达原先所期望的状态。 这种现象称为逻辑电路的冒险现象(Hazard)，简称险象。瞬间的错误输出称为毛刺(Glitch)。 逻辑电路的险象持续时间虽然不长，但危害却不可忽视。 尤其是当组合逻辑电路的输出用来驱动时序电路时， 有可能会 造成严重后果。第2章 组合逻辑器件与电路引起险象的原因主要有以下两个： ?① 电路中的任何部件都存在传输时延， 使输出信号相对于输 入信号的变化总会滞后一段时间； ?② 多个认为是同步变化的输入信号事实上不可能真正同时变化， 中间存在一个过渡过程。 ?传输时延引起的险象称为逻辑险象(Logic Hazard)， 可以通过修改逻辑设计进行消除。多个输入信号变化时间不同步引起的险象称 为功能险象(Function Hazard)，这种险象不能从逻辑上进行消除，只 能通过使用使能信号或选通信号来避开险象。 输入信号变化过程中 只出现一个毛刺的险象称为静态险象(Static Hazard)， 交替出现多个毛刺的险象称为动态险象(Dynamic Hazard)。 ?第2章 组合逻辑器件与电路 2.5.1 逻辑竞争与险象? 1. 逻辑竞争 组合逻辑电路中，输入信号A经过多条传输路径到达某个输 出端的现象称为逻辑竞争(Logic Race)， 变量A称为有竞争力的 变量。 ? 逻辑竞争有可能导致电路产生错误输出(毛刺)。 产生错误输 出的竞争称为临界竞争，不产生错误输出的竞争称为非临界竞 争。 临界竞争产生的险象， 称为逻辑险象。第2章 组合逻辑器件与电路 2． 险象的种类 根据毛刺极性的不同，可以把险象分为0型险象和1型险象两 种类型。 ? 输出毛刺为负向脉冲的险象称为0型险象， 它主要出现在与 或、 与非、 与或非型电路中。 输出毛刺为正向脉冲的险象称为 1型险象， 它主要出现在或与、 或非型电路中。第2章 组合逻辑器件与电路 2.5.2 逻辑险象的识别? 1． 代数识别法?当某些逻辑变量取特定值（0或1）时， 若组合逻辑电路输出函数表达式为下列形式之一，则存在逻辑险象。?F ? A? A F ? AA存在0型险象? 存在1型险象?此时A是有竞争力的变量，且能够产生险象。其它具有多条传输路径的变量也是有竞争力的变量，但不会产生险象。 ?第2章 组合逻辑器件与电路【例2 - 22】找出图2 - 59所示电路中有竞争力的变量，并判断是否存在险象。如存在险象，指出险象类型， 画出输出波形。D C 1 G1 B A& G3 & G2 & G4 F图 2 - 59 例2 - 22电路第2章 组合逻辑器件与电路 解 因为C、D有两条传输路径， 所以C和D是有竞争力的变 量。F的输出函数表达式为?F ? A ? CD ? BCD ? A ? CD ? BCD当输入变量A=B=D=1时， 有F ? 1? C ? 1? C ? C ? C因此，该电路存在变量C产生的0型险象。 D虽然是有竞争 力的变量，但不会产生险象。第2章 组合逻辑器件与电路稳态时，A=B=D=1，无论C取何值，F恒为1。但当C变化时，由于信号的各传输路径的延时不同，将会出现图2 - 60所示的情况。 图中假定每个逻辑门的时延相同，均为tpd。 ?由图2 - 60可见，当变量C由高电平变为低电平时，输出将会产生负毛刺，即存在0型险象。但当C由低电平变为高电平时，却没有产生毛刺， 只有竞争， 没有险象。 这说明,即使是能够产 生险象的有竞争力的变量，发生变化时也不一定都产生险象。 ?第2章 组合逻辑器件与电路A＝1 B＝1 D＝1 C G1 G2 G3 F 2 tp d tp d 负毛刺，0 型险象 临界竞争 非临界竞争图 2 - 60 图2 - 59电路的0型险象第2章 组合逻辑器件与电路【例2 - 23】找出图2 - 61所示电路中有竞争力的变量，判断电路是否存在险象。如存在险象，指出险象类型，画出输出波形。 解 因为B有两条传输路径，所以B是有竞争力的变量。 F的 输出函数表达式为?F ? C ? B ? 0 ? B ? A ? (C ? B)( B ? A)若输入变量A=C=0， 则有F ? (0 ? B)(B ? 0) ? B ? B因此，该电路存在变量B引起的 1型险象。第2章 组合逻辑器件与电路C 0 B≥1 ≥1 G3 G1 ≥1 G4 ≥1 FA G2图 2 - 61 例2 - 23电路第2章 组合逻辑器件与电路A＝0 C＝0 BG1 G2 G3 F 正毛刺，1 型险象图 2 - 62 图2 - 61电路的1型险象第2章 组合逻辑器件与电路 2. 卡诺图识别法? 在逻辑函数的卡诺图中， 函数表达式的每个积项（或和项）对应于一个卡诺圈。 如果两个卡诺圈存在着相切部分， 且相切部分又未被另一个卡诺圈圈住，那么实现该逻辑函数的电路必然 存在险象。 ?第2章 组合逻辑器件与电路【例2 - 24】 用卡诺图法判断函数 F ? AD ? BD ? AC D 是否存 在险象。解 F的卡诺图如图2 - 63所示。从图中可见，代表BD和 的两个卡诺圈（粗线框）相切，且相切部分的“1”又未被其它卡 诺圈圈住，因此，当D从0到1或从1到0变化时，F将从一个卡诺圈 进入另一个卡诺圈，从而产生险象。 从函数形式上容易判断， 该 险象属于变量D引起的0型险象，D是有竞争力的变量。?除了D是有竞争力的变量外，A也是有竞争力的变量。 但代表AD和 AC D 的两个卡诺圈未相切，故不会产生险象。 ?第2章 组合逻辑器件与电路CD AB 00 01 11 1000011110 11 1 11 1 11图 2 - 63 例2 - 24卡诺图第2章 组合逻辑器件与电路2.5.3 逻辑险象的消除方法?当组合逻辑电路存在险象时， 可以采取修改逻辑设计、增加选通电路、增加输出滤波等多种方法来消除险象。后两种方法或增加电路实现复杂性， 或使输出波形变坏，平常极少使用。因此， 此处只介绍通过修改逻辑设计来消除险象的方法。 ?修改逻辑设计消除险象的方法实际上是通过增加冗余项的办 法来使函数在任何情况下都不可能出现 F ? A ? A 或 F ? A ? A 的情况， 从而达到消除险象的目的。 从卡诺图上看， 相当于在 相切的卡诺圈间增加一个冗余圈， 将相切处的0或1圈起来。 ?第2章 组合逻辑器件与电路 【例2 - 25】采用修改逻辑设计的办法，消除上例中的函数F ? AD ? BD ? AC D ? ABC存在的险象。 ?解 在原卡诺图中相切的两个卡诺圈相切处，增加一个冗余的卡诺圈(虚线框)，将相切处的两个1圈起来，如图2 - 64所示。 此时， AD ? BD ? AC D ? ABC F? 。 当A=0、B=1、 C=1时，F ? 0 ? D ? D ? 1 ? 1 ， 从而消除了0型险象。 ?第2章 组合逻辑器件与电路CD AB 00 01 11 10 1 1 1 1 1 100011110 1 1图2 -6 4
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