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第七章 全晶片防oO
　　o放造成CMOS IC的p囊咽潜所L知的可靠度
}。CMOSu程技gs小到次微米A段，先M的u程
技g，例如更薄的lO氧化樱痰耐ǖ篱L度，更\的
汲O/源O接面深度，LDD(低诫s舛燃O)Y，以及金
傥(silicided)U散拥龋@些先M的u程反而乐氐
降低次微米CMOS IC的o放防o能力。所以，次微米
CMOS IC急需一有效且可靠的o放防oO。鹘y
上，榧ESD防o能力，大都在入|片(input pad)L
做上ESD防o路，也在出|片(output pad)B接的出
n(output buffer)上加出n的ESD防o能力。
有P各式各拥妮入c出ESD防oO，已有蛋倨
利出F。除了在入c出|片附近加ESD防o能力之
外，CMOS IC尚遭遇到常的炔侩路p}。即使在
入c出PAD上已有m的ESD防o路，仍然出F
CMOSIC的炔侩路因ESDy而lF常的p}，
反而在入c出PAD的ESD防o路，]有被ESD所p
摹Ｒ虼耍ESD的防oO必要注意全晶片(whole-chip)
防o架的O，才能蛘嬲苊炔侩路l生常p
的}。在本章中，我⑨θ雷oO做一
7.1.1 入_/出_的ESDy
　　因ESDl生在一b入_(或出_)可能相
VDD或VSS端具有正的或的O性，因此在工Iy
噬希PS,NS,PD以及ND四N放模式，有P各N模式
的定x；在第三章中已有述。@些模式之o放可能
入或出元件造成p模踔p及IC炔恐
　　在鹘y的o放防oO上，o放防o元件一
般都是做在|片(pad)cVSS端之g，在|片cVDD端之g
]有o放防o元件。在@No放防oO之下，
IC中的炔侩路常出F常之p}。
D7.1.1-1 & 入_ND模式之ESD放造成IC炔p氖疽D
　　D7.1.1-1@示一ew路在ND模式之o放y下
造成IC炔侩路常p氖疽D。在D7.1.1-1中，ND模
式的o放撼霈F在入|cVDD之g，VDD在
此y模式下是接地的。此的ESD菏紫由入
o放防o路而УVSS源上。因VSS源
在ND模式的ESDy情形下是浮接的，故加在入|上的
УVSS源上。在@情形下，原本
降在入|cVDD之g的ESD海D成航翟
VDDcVSS源之g，如果ESD何茨苡行铱焖
地藉由VDD到VSS的o放防o路旁通掉，ND模
式的ESD由VDDcVSS源而M入IC的炔侩
路中，@便еIC炔侩路的ESDpＲ虼蟛糠莸
部路元件及丫侄际裼醚u程S可下的最小距x及最小
尺寸，以省IC的丫置娣e。由於炔吭哂凶钚〉某
寸cg距，特e容易受p於ESD海伸IC鹊VDD
cVSS源散OL，容易造成一些s散的阻(Rdd及
Rss)cs散的容(C)，若@些s散容c阻的分颜
如D7.1.1-1所示，使ND模式的ESD焊灰捉逵稍
VDD到VSS的o放防o路而旁通掉，此r的IC炔
路受到ESD破牡C率就更大了。
D7.1.1-2 & 出_ND模式之ESD放造成IC炔p氖疽D
　　ESD撼霈F在出|上也е骂似的炔p
}。D7.1.1-2@示一ND模式之ESD撼霈F在一出|
上r，造成IC炔p氖疽D。一ND模式的ESD
撼霈F在出|，在VDD接地情形下，出n鹊
PMOS元件螂哼^高而崩(breakdown)砼酝
ESDo流。但在PMOS元件崩ㄖ埃ND模式
的ESD冉由出n的NMOS元件而У
浮接中的VSS源，因此原本出F在出|cVDD之
g的ESD海D而航翟VSScVDD源之g，
ESD喝o法有效且快速地被旁通排放掉，O易IC的
炔侩路造成乐氐pＳ钟伸峨源在IC鹊丫很
L，造成s散阻(RDD及RSS)cs散容(CDD)的影，
使得ND模式的ESD焊灰捉逵VDD到VSS的ESD
防o路而排放掉，@еESDIC炔侩造成乐
　　有P@些l生在IC炔侩路而不在入_或出_之o
防o路上的常pF象已有多篇研究文н^，
⒖嘉墨I〔5〕-〔9〕。
7.1.2 & _δ_的ESDy
　　又ESD嚎赡l生在一wIC的任何芍_之g，
因此在ESDy省10〕中有另一_δ_(pin-to-pin)的
ESDy方法，其示意D已如D3.1-2所示。
D7.1.2-1& _δ_(pin-to-pin)的ESDy模式
　　IC在@N_δ_ESDy情形下，更易l生炔侩路
p}。D7.1.2-1@示ESD流在_δ_ESDy下
的流通路。
D7.1.2-1& _δ_正ESDy下的流路示意D
　　在D7.1.2-1中，一正ESD杭拥IC的某一入_，
而IC的另一出_相拥兀@ESD涸谳入_上可能
造成入_上的ESD防o用二OwDn1崩砼酝ESD
流到浮接中的VSS源上，ESD流再由出_
NMOS的寄生二OwDn2而流出IC到地去。但是，在Dn1崩
⑶埃ESD流冉由入_的另一ESD防o用二
OwDp1而Ω〗又械VDD源充，而浮接中的VSS
也蜉出_接地而被Dn2偏涸诮咏氐碾饰弧Ｒ
此，l生在一入_α硪惠出_的ESDD成跨
在VDDcVSS源g的ESD^浩(overstress)。@ESD
流S著VDDcVSS源而M入IC的炔侩路中，而
造成IC炔p入_c出_的ESD防o路仍完
好o缺。ESD造成IC的炔p赡VDDVSS的漏
增加，也可能IC炔康碾晶w元件而适Р糠莸碾
路功能，@炔p逵┭}的Function Test才有可能
找到被ESD破牡牡胤剑ESD造成炔科牡牡胤绞
一非常SC的F象，很y去防。
D7.1.2-2 & _δ_ESDy下的流路示意D
　　D7.1.2-2@示另一_δ_ESD放的情形，一的ESD
杭拥揭惠出_，但另一入_相拥兀VDDc
VSS_是浮接的。在@浩戎拢〗拥VSS源
蚣纳谳出NMOS的二OwDn2而被偏旱浇咏ESD
旱碾饰唬〗拥VDD源t被入_的二O
wDp1偏涸谝唤咏氐碾位。因此，原本出F在_δ_
的ESDD成跨在VSScVDD源之g的ESD
浩龋@^旱ESD流由VDDcVSS源而
M入IC炔浚斐IC炔p}。
　　在HIC遭受ESD放情形下，@N_δ_的ESD放
F象D7.1.1-1的入/出_VDD或VSS放F
象淼贸０l生，而@N_δ_的ESD放更易造IC炔p
}。@IC炔po法藉由渭地量y入或出
_的漏F象而lF，因此ICH上已被ESD所破亩
一般ESD TesterC台上仍然判檎Ｎp的IC。S著
CMOSu程的M步，IC炔吭娇s越小，各N丫志嚯x
(layout spacings)也越s越小，@使得IC炔侩路更易被
ESD所破模虼IC炔侩路因_δ_ESD放而p
F象S著u程的先M而越碓匠０l生。
7.1.3 VDD_VSS_的ESDy
　　ESDIC的放F象然有可能直接出F在VDD_c
VSS_之g，因此在ESDy〔10〕中也VDD
VSS_的ESDy，其示意D已@示於D3.1-3。
D7.1.3-1& VDD_VSS_正ESDy下的流路示意D
　　D7.1.3-1@示在正耗Ｊ较拢ESD流苯咏由
VDD源而IC炔浚@ESD罕苯咏翟IC的
炔侩路上，如果IC]有有效且快速的VDD到VSS ESD
防o路做在VDDcVSS源之g，IC的炔侩路
馐O乐氐ESDpＴ谪耗Ｊ较拢CMOS
IC鹊教加P-SubstrateN-well的寄生二Ow存在，@二
Ow向偏憾酝ǖESD流，只要contact打得足
多，@VDDVSS_之耗ＪESD放很少IC造
成pＳ嘘PVDD_VSS_的ESD放而造成ICp
研究蟾妫⒁⒖嘉墨I〔11〕。
　　上面所述可知，即使ESD撼霈F在IC的入_或
出_上，仍可能斐ESDpl生在IC的炔侩路中
，而入或出_的ESD防o路仍然安然o恙。因此，
要能蛴行У乇Ｗo到整wIC不受ESDp模匦枰IC
的VDDcVSS源之g做一有效的ESD防o路。
7.2.1 VDDcVSSg的寄生元件
　　ESD嚎缭VDDcVSS源之g，除了斐IC
炔侩路p猓渤|l一些寄生的半w元件
通而АＴCMOS IC中，最常l生КF象的寄生元件
就是p-n-p-n的SCR元件及n-p-n的M向pd子晶w(BJT)。
S著u程的先M，寄生元件g的g距也越碓叫。@使得
寄生的元件具有更高的增益(Gain)及更易被|l的特性
。有P寄生的SCR元件及其在CMOS IC丫稚系南ξ恢
@示於D7.2.1-1中。
D7.2.1-1& CMOS IC中寄生的SCR元件及其在丫稚系南ξ恢
　　SCR元件是寄生於PMOS的源O(接VDD)cNMOS元件
的源O(接VSS)之g，若@SCR元件被ǎVDDc
VSS之g造成一O低阻的ìF象，大量的ESD流便
由@寄生的SCR而旁通掉。但不幸的是，@寄生的
SCR元件在IC炔侩路的丫稚隙贾痪哂O小的丫置娣e
，因此@寄生的SCR元件很容易被ESD流所Ф
VDDcVSS之g造成永久短路的破摹
　　另一寄生的n-p-n BJT元件及其相P丫稚系奈恢蔑@示
於D7.2.1-2中。
D7.2.1-2& CMOS IC 中寄生的M向n-p-npd子晶w及其在丫稚系南ξ恢
　　M向BJT是因N+U散涌拷纳模粢N+
是接到VDD，另一N+接到VSS，就VDDcVSSga生
一寄生的元件。@BJT元件S著g距S的s小哂懈叩
增益及更佳的BJT特性。ESD嚎缭VDDcVSS之gr
，@寄生的BJT也容易因E崩(snapback breakdown)而
　　由於寄生的BJT在IC炔丫种卸贾痪哂泻苄〉拿娣e
，因此@寄生的BJT一但被ESD核⒍ǎ苋
易就被ВVDDcVSS之g造成永久的短路破默F
象，@N破母Ｒ於深次微米的CMOS IC之中。
7.2.2 先前的防o技g
　　由前一章所述可知，IC在遭受ESDr常l生ESD
恨D而跨在VDDcVSS源之g，榱梭橹七@^高的
ESD嚎缭VDDcVSS源之g，一先前的防oO
@示在D7.2.2-1中。
D7.2.2-1& 先前技g所O的VDDcVSS源g之ESD制路
　　一大尺寸的lO接地(Gate-Grounded)的NMOS元件B
接於IC的VDDcVSS源之g，被用懋做VDD到VSS
o放防o路。若有一ESD撼霈F在VDDcVSS
源之g，NMOS元件砼酝ㄔESD的放
　　但是，即使有NMOS元件做ESD防o元件砼酝
ESD放流，IC的炔侩路依然霈FESDp}
。因椋NMOS元件除了提供ESD防o肀ＷoIC炔侩
路之外，它也要能虮Ｗo自己不被ESD流所破模悦
因其被ESDpВ炊VDDcVSS之g造成一永久短路
的F象，而е略ICo法正常使用。榱吮ＷoNMOS元件
不被ESD流所破模NMOS元件通常在丫稚媳o法
使用最小的丫珠g距(spacing)，以提N其ESD承受能力
。然而，IC的炔侩路常是使用最小的丫珠g距，@
致了一}，就是炔侩路元件因具有最小的丫珠g距
(例如通道L度)，缺ǎESD保o用之NMOS元
件因具有^大的丫珠g距，反而^慢崩ǎ@使得l
O接地的NMOS元件不能蛴行У肀ＷoIC的炔侩路。
因此，一更有效的VDD到VSSo放防o路必需要
具有更低的ū㈦海拍虺浞莸乇ＷoIC的炔侩
路而不是只保o它自己而已。
7.2.3 改M的O方式
　　樘NNMOS元件的ESD保o功效，D7.2.3-1@示
一改良式的O。
D7.2.3-1& 改良式的VDDcVSS源g之ESD制路
　　在D7.2.3-1中，一o放y路被加入，用砜
制NMOS元件的lO。有ESD撼霈F跨在VDDc
VSS源上r，o放y路统鲆徽喊
NMOS元件砼酝ǖESD放流。由於NMOS元
件是藉由其lO控制而ǎ皇窍D7.2.2-1中的lO
接地NMOS元件是靠崩⒉ǖ模虼D7.2.3-1的O
具有O低的骸．炔侩路元件尚未因ESD憾
崩⒅埃NMOS元件就早已砼酝ESD放流
了。@ǖNMOS元件在VDDcVSS之g成一r性的
低阻抗B，因此跨在VDDcVSS之g的ESD耗蚝
有效地被箝制住，不僭斐IC炔侩路因ESD而出F
常p牡默F象。有PF此方法的典型O如D7.2.3-2所
示〔12〕。
D7.2.3-2& VDDcVSS源gESD箝制路之FD
　　在D7.2.3-2中，一基於RCrg常档目刂齐路被O
用砜刂埔欢掏ǖNMOS元件的ǎNMOS元件的汲
O(drain)是B接到VDD，其源O(source)是B接到VSS。
有ESD撼霈F跨在VDDcVSS源之gr，NMOS
元件即ǘVDDcVSS之g形成一r性的低阻
抗B，ESD放流即由NMOS元件而旁通掉。利
用此一改良式的ESD箝制路，可以有效地防o_δ_的
ESD放，其ESD放流的流通路如D7.2.3-3所示。
D7.2.3-3& 利用VDDcVSSgESD箝制路б_δ_的ESD放流
　　_δ_ESD恨D成跨在VDDcVSS源之g
r，RC控制的ESDy路ESD的能量而偏汗ぷ
，K送出一正旱NMOS元件的lOㄔNMOS，
ESD流便由@ǖNMOS元件而排放掉，因此IC的
炔侩路及寄生的SCRcBJT元件都不ESD的^浩
7.2.4 源上s散容/阻的效
　　m然D7.2.3-2的改良O能虺浞荼ＷoIC炔侩路，
避免常的ESDp５窃D7.1.1-1中所提到在源
上的寄生阻c容效赡档D7.2.3-2改良路的
保o效果。因ESD放F象在很短的rg(s~100ns)
便霈F高_蛋才嗟姆烹流，如果改良式ESD箝制
路的[放位置距x被ESD打到的入或出_位太h，
t可能l生『h水救不了近火』的F象。
D7.2.4-1& s散阻/容ESD箝制路防o功能的影
　　D7.2.4-1@示了@s散阻/容ESD箝制路之防
o功能上的影。在先M的VLSI中，晶片的尺寸是越碓
大，相Φ丨h@整晶片的VDDcVSS源是拉得更L
，其所相Ξa生的s散容/阻效黾樱@反而降
低ESD箝制路的防o效果。
　　檎{查@源上寄生s散阻/容υ改良式ESD
箝制路的防o影，一晶片被O碚{查@效
D7.2.4-2& 用碚{查不同g距ESD箝制路防o功能影度的y晶片O
　　D7.2.4-2@示了晶片的O，一改良式ESD
制路放在VDD PAD的旁，在VDD PAD右是不同距
x的入_，在VDD PAD的左是不同距x的出_，一
30μm的VDD源B接了VDD PADc所有入c
出_，另一30μm的VSS源B接了VSS PADc所有所
入_c出_。一晶片u作於一0.8μm的CMOS
u程中，其_δ_的ESD耐禾匦燥@示於D7.2.4-3及D7.2
.4-4中，_位相隔越hr，其ESD耐耗芰υ降汀
D7.2.4-3& _δ_正ESD防o能力c_位g距的PS
D7.2.4-4& _δ_ESD防o能力c_位g距的PS
　　m然VDDcVSS源g有改良式ESD箝制路，
但局遭受ESD旱南δ_位之距x超^4000μm
r，其_δ_的ESD耐耗芰ο陆盗艘话耄@@示出VDD
cVSS源寄生之s散容/阻υ改良式ESD箝制
路防o效果之面效榱吮苊膺@s散容/阻的影
，源的度/L度cESD箝制路的[放位置要建
立一套Ot(Design Rules)以利ICO上的⒖肌Ｌ
某一半wS商已在P者的f助之下建立了一套@拥
　　榱颂峁└行УVDDcVSSgESD箝制作用，一利
用改良式ESD箝制路的全晶片防oO@示於D7.2.4
D7.2.4-5& 利用VDDcVSSg制路以_成全晶片ESD防o的O示意D
　　全晶片防oO的概念已H地被用砀纳颇骋IC
a品的ESD耐耗芰ΑＲICa品的原本ESD耐耗芰Γ
入/出_VDD/VSS ESD放y情形下只能承受1000V
的ESD，在_δ_的ESD放y情形下只能承受500V的
ESD。^D7.2.4-5的弥幔IC的ESD耐耗芰Γ
在入/出_VDD/VSS ESDy下能承受到4000V的
ESD，在_δ_ESDy下能承受到3000V的ESD。在m
的地方加入VDDcVSS的ESD箝制路，而不用去修改或
放大入/出_的ESD防o路c元件，IC的ESD承受能
力能虮挥行У卮蠓N。@o予全晶片防oO上的一
重大的⑹荆VDDcVSS源g做好一有效率的
ESD箝制路，即可f助大幅提N入/出_的ESD耐
7.3.1 先Mu程的影
　　m然D7.2.3-2的改良O能虮苊ESDpIC
的炔侩路，但是在先Mu程中，S著LDDY及金傥
化物(silicide)U散拥钠毡槭褂茫被ㄓ砼酝ESD
流的NMOS元件本身更易遭受ESD的破摹Ｓ嘘P@ESD箝制
用NMOS元件本身在先前u程下更易被ESDp氖疽D@
示於D7.3.1-1中。
D7.3.1-1& NMOS元件在VDDcVSSgESD箝制路中容易遭受ESD流p氖疽D
　　ESDy路送出一正喊言NMOS打_r，在
VDD源上的ESD流先被б揖奂LDD peak上，
再由a生的channel而流NMOS到VSS源去。由於
@LDDcchannel的深度都很\，再加上silicideU散拥O
低阻，ESD瞬g蛋才嗟碾流很容易就把NMOS的
LDD及channel亩斐VDDcVSSg永久短路的故
障。@使得D7.2.3-2的改良O在先Mu程CMOS IC中的
卯a生了面的影。
7.3.2 改善措施
　　榱吮苊庠NMOS元件因u程先M而降低其ESD的
承受能力，ESD箝制用的NMOS必需做得具有更大的元
件尺寸，才不致於把NMOS元件АＴ⒖嘉墨I〔13
〕中，NMOS元件尺寸之通道度cL度比(W/L)
。榱四芸焖偻尤绱司薮蟮NMOS元件，因此
在⒖嘉墨I〔13〕的O中加入三的反相器(inverter)
做成Tapered buffer的O眚釉巨大的NMOS元件，其
中inverter的元件尺寸也不小。m然，⒖嘉墨I〔9〕中的
O可以有效地保oIC的炔侩路避免ESDp渚
大的元件尺寸c大尺寸的三反相器推与路，大大地增
加了丫稚系拿娣e，@使其在次微米或深次微米ew路
中的用上增加困y度及晶片成本。
　　榱丝s小ESD箝制用NMOS元件的尺寸，一改良方式
是在NMOS的汲O(drain)加上一串阻以限制ESD流
的大小，@一改良方式如一美＠14〕及研究文〔
15〕所示K@示於D7.3.2-1中。
D7.3.2-1& NMOS元件加上串阻以提NESD流承受能力的美＠O
　　NMOS元件(BIGFET)的汲O被加入了一N-WellY
F串阻。m然串阻具有保oNMOS元件
的功能，但也限制了ESD流被NMOS排放的速度，因
此跨在VDDcVSS源g的ESD嚎赡魅IC炔
路而再度е庐常的炔p}。
D7.3.2-2& 利用出PMOScNMOS元件磉_到VDDcVSSgESD箝制功能的路OD
　　另一改良的方法〔16〕@示於D7.3.2-2中，⒖嘉
I〔16〕Y合了D7.2.3-2的Oc出的晶w元件
_成VDDcVSS源之gr短路的作用。由於出
的NMOScPMOS一般都具有^大的元件尺寸，在D7.3.2-2
中，利用RC控制路及一些o助路，戆演出的
NMOScPMOS元件同rǎ耘欧趴缭VDDcVSS源
g的ESD骸＿@O想法是不e，但是在用上必
需要在每一出加入相倪控制路，如果
出具有tristate或其它}s的功能，t其控制路
更加}s，因而限制了其用度。
　　有P@一的其它O，以避免IC炔p难芯空
文或＠㈤⒖嘉墨I〔17〕-〔21〕，但有些O不
具用性K且斐善渌涣甲饔谩＠纭19〕-〔20〕
中使用SCR元件在VDDcVSS源之g，m然其可提供
有效的VDDcVSSg的ESD箝制作用，但SCR元件也可
能在IC正常工作下被s或突波意外地ǎ斐
CMOSIC乐氐 Latchup}。在〔11〕中，使用一串
偏的二Ow於VDDcVSS源之g，乐氐穆╇}
，尤其是囟壬仙r，寄生在二Ow元件Y下的垂直
方向p戴子晶w斐纱蟮穆╇}。m然@些研究或
＠痪用性，但也突@了@IC炔侩路因ESD而p
之}的乐匦浴 7.4 省面e的新O
如前面章所述，用眢橹VDDcVSS源gESD旱
NMOS元件尺寸太大，使得上述的防oO在先M的次微米
u成下得不切H。所以，一具有高ESD箝制能力但
能省丫置娣e的VDDcVSSgESD箝制路是迫切需要的
P者即η笆龈鞣NESD防oO上的缺c，提出一新
性的ESD防o路O，新之ESD防o路能蛱峁
有效的ESD防o於VDDcVSS之g，_到保oIC的炔侩路
的效果，且ESD防o路只子酶〉丫置娣e，同r
也省ICa品的成本。
7.4.1 省丫置娣e之新O〔22〕
省丫置娣e之VDD到VSSo放防o路如D7.4.1-1所
示，其中一基w|lN型厚氧化釉(substrate-triggering
field-oxide device，STFOD)用砼酝ESD的放流。
D7.4.1-1& 省丫置娣e之VDDcVSSgESD箝制路的新O
o放y路是一阻R、一容C，以及一反相
器所M成。o放嚎缭VDDcVSS源之gr，
o放y路言N型厚氧化釉砼酝
ESD的放流。IC在正常工作情形下，o放
y路使N型厚氧化釉３株P]B。m然基w
|lN型厚氧化釉(STFOD)的lOB接到VDD，但因@
N厚氧化釉呐R界(threshold voltage)在
一般CMOSu程下都高_15~20伏特，所以STFOD元件在IC
正常工作情形下不5V的VDD所ā
STFOD元件被O做一M向pd子晶w(BJT)砼酝
ESD放流，榧pd子晶w的特性，STFOD元件
的通道L度要蚨獭STFOD元件的pd子晶w特性如D
7.4.1-2所示。
D7.4.1-2(a)& 基w|l厚氧化釉pd子晶w元件特性的量y方法
D7.4.1-2(b)& 基w|l厚氧化釉pd子晶w的元件特性
在D7.4.1-2(a)中，一正VB被加入N型厚氧化
元件的基w(bulk), 用y量其pd子晶w的特性，其
y量Y果如D7.4.1-2(b)所示。VD豪^m增加，
STFOD元件的I-V特性M入E迥崩^域(snapback region)。
STFOD元件可以安全地操作在@E迥崩^, 只要o
放流不超^STFOD元件的二次崩(secondary breakdown)
R界c。二次崩⑴R界c是STFOD元件承受ESD流的O
限。由於在N型厚氧化釉炔LDD的尖端Y，而
且STFOD元件是用基w|lǖ模ESD流流
STFOD元件是藉由其基w的部份而非集中在表面部份，因此
STFOD元件比一般薄氧化NMOS元件具有更高的ESD防
o能力。相Φ兀o放流在薄氧化NMOS元件是流
其通道(channel)，通道的深度在5V的lO合录s
100~300A。如此\的通道，加上LDD尖端Y，еNMOS
元件低的ESD承受能力，@也就是楹卧谙惹凹夹g中〔13〕
，其NMOS元件要O得如此巨大的主要原因。
利用N型厚氧化釉奶匦裕由匣w|l的路O，
STFOD能蛱峁┮挥行夜省面e的ESD防o路，用於
VDDcVSS源之g，以充份保oew路的炔侩路。
7.4.2 工作原理
本O的操作原理可由D7.4.1-1斫庹f。在D7.4.1-1中
，反相器是由一PMOS元件Mpc一NMOS元件Mn所M成；
其容C在一般CMOSu程技g下可用一NMOS元件泶妗
(a)o放情形下(ESD-Stress Condition)
在o放r，STFOD元件砼酝ESD流。
ESD尚未加到VDDcVSS源g之前，在Vx端c的浩
始值是0伏特。在o放y路鹊RcC的rg常
是O在0.1~1.0微秒左右。VSS端接地，而一ESD
出F在VDD端r，由於ESD壕哂泻芸斓纳仙俣(其rise
times在5~15nS)，Vx端的阂RC延t效o法跟得上
VDD端的ESD荷仙俣龋虼Vx端的低位е路聪嗥
的出端VB航逵VDD上的ESD憾仙礁唠位。VB
端的高位|lSTFOD元件的pd子晶w特性，因
而ESD流便由STFOD元件而旁通掉。此ǖSTFOD元
件提供了一r短路的路於VDDcVSS源之g，因而
可以有效且快速地褐瞥霈F在VDDcVSS之g的ESD高海
因此可以有效地保oIC的炔侩路，避免ESD的pＳ
於STFOD元件是藉由基w|l而ǎ势淇稍谳^小的
丫置娣e下提供^高的ESD流排放能力，因此使路的
丫置娣e可以大幅地s小，以符合VLSI高密度、高集e
度的眯枨蟆
楦宄忉本路的特性，D7.4.1-1@示了VB端在r
g上的鹤化情形。ESD(VESD)出F在VDD上
r，其ESD的放rgs在100~200nS之g，因此STFOD元
件要能虮s200nS的rg，以充份排放ESD流。
由於pd子晶w的基O(Base)杭s0.6伏特，所
以VB端要能蛱峁┮淮箪0.6V的海议L_200nS
通STFOD元件的pd子晶w。@可藉由mO的阻R
，容C，以及反相器鹊碾晶w尺寸磉_成。
(b)VDD_C情形(VDD Power-ON Condition)
由於CMOS IC在正常工作r，其VDD是偏涸谝还潭ǖ碾
(例如5伏特)。但是在_Cr，VDD的阂彩亲0伏
特逐u上升到5伏特的，@就是一般所^power-onB。
在@power-onB，ESD防o用的STFOD元件要保持在
P]B，以避免VDD源郝┑VSS去。要保持STFOD
元件在@power-on情形下仍保持P]，但在ESD放情形
下是ǖ模山逵RCrg常档脑O磉_到@功能。
因VDD power-on的荷仙rg是s1ms(毫秒)左右，
但ESD旱纳仙rg是在s10ns(毫微秒)，把ESDy
路的RCrg常翟O在0.1~1.0μS(微秒)，即可_成分
辨出VDD Power-ONcESD放的煞N不同的工作情形。
在VDD Power-ON情形下的VB端弘SVDD荷仙淖化
如D7.4.1-1所示，由於RCrg常翟1μS的ESDy
路中，其Vx端的嚎梢愿蒙弦1ms上升rg的VDD海
因此Vx端的乎同步等於VDD上的海@使得反相
器的出端VB保持在接近0V的海渥化情形正如D
7.4.1-1所示。因此，STFOD元件因VB0而一直
保持在P]的B。
以上所述的路功能，可藉由常用的HSPICE路模M
w碓O。e例碚f，在一0.6μm的CMOSu程抵
，要_到上述所f的路功能，其阻Rs50KΩ；容C
用NMOS元件碜觯湓L比(W/L)只要20/20(μm)，
其等效容值s1.8PF。反相器鹊PMOS元件Mp的元件
L比100/1.2(μm)，其NMOS元件Mn的元件L比20/1.2(μm)。
藉由上述的元件O，即可_到正_的ESD防o功能。
7.4.3 增Mpd子晶w特性的元件O
由上所述，ESD流是由STFOD元件矸烹，而STFOD
元件是藉由基w|l的方式ㄆ浼纳碾pd子晶w
，以增M其ESD放流的承受能力，因而可以在^小的
局面e下提供^高的ESD防o能力。榱思STFOD元件
所寄生的pd子晶w元件特性，本O提出一更有效率
的元件Y如D7.4.3-1所示。
D7.4.3-1& 加STFOD元件中所寄生pd子晶w元件特性的元件YOD
在D7.4.3-1中，有一P型U散釉谠闹醒耄P型U
散邮沁B接到反相器的出端VB，包P型U散拥氖且
N型U散樱N型U散邮沁B接到VDD。包N型U散
的是另外一N型U散樱N型U散舆B接到VSS。一厚氧
化蛹醋鍪窃N型U散又g而成N型厚氧化釉
，寄生在此N型厚氧化釉碾pd子晶w亦被耸眷
D7.4.3-1中。另外，在最外佑幸P型U散影≌
元件，P型U散舆B接到VSS以提供P型基底偏褐谩
P型基底亦是等效於寄生的pd子晶w的基O。在ESD
放情形下，VB是一高位，此rе乱浑流Itrig自P型
U散恿魅朐P型基底，榧寄生pd子晶w被Itrig
流|l，一N型井^被加入在N型U散又拢伸对N型
井^具有^深的接面深度(junction depth)，Itrig流辉
N型井^阻醵魅N型井^，@促使寄生的pd子晶w
元件的基O(base)射O(emitter)之g有一正的浩海
因而ㄔpd子晶w。而在VDD上的ESD流便可自N型
U散(也是pd子晶w的集O，collector)流向另一
N型U散拥VSS去，如此便可在VDDcVSS之ga生一r
短路的流路砼酝ESD放流。
由於N型井^^深的深度可有效r截自P型U散恿魅氲
Itrig流，因此可以提N寄生pd子晶w的元件特
性以利用於ESD防o路上，也因而更M一步提NSTFOD
元件的ESD承受能力。因此，比起先前技g中所用的NMOS
元件，STFOD元件可以在^小的丫置娣e下提供^高的
ESD防o能力，以省IC的成本。
STFOD元件在一0.6μm CMOSu程技g下的元件特性如D7.4.4-1所示。
D7.4.4-1& STFOD元件在一0.6微米CMOSu程技g下的元件特性
而整ESD箝制路的耐耗芰t@示於表7.4.4-1中
。一用NMOS元件ESD箝制元件的先前O(D7.2.3-2)也
被u作在同一y晶片中碜霰容^。
表7.4.4-1& 利用STFODcNMOS元件所u作之ESD箝制路的ESD防o功能比^
如表7.4.4-1中所示，STFOD能蛟挝丫置娣e下提供
0.55Volt的ESD承受能力，而NMOS元件只能承受0.14Volt的
ESD骸＿@STFOD在挝丫置娣e下的ESD承受能力是NMOS
元件的四倍。因此，STFOD能蛟谳^小的丫置娣e下提供足
虻ESD防o能力磉_到全晶片防o的效用。
D7.4.4-2& ESD箝制路在ESDy情形下的路功能C
榱蓑CESDy路的正_功能，一8V的好}n(Voltage pulse)
，如D7.4.4-2所示，被加到ESD箝制路上，在VDD
源上的翰ㄐ斡檬静ㄆ肀O。好}n的上升rg(rise
time)s在5.5ns，cESD旱rise time相。好}
n加到VDD源上r，由於ESDy路的幼鳎STFOD
元件ㄒ耘欧糯祟似ESD旱碾好}n，因此在示波器
上O到的翰ㄐ尉腿D7.4.4-2中的相片所示。方型
的好}n波形，在阂簧仙r即因STFOD的ǘе
翰ㄐ蔚乃p，^了200ns左右，翰ㄐ渭椿正常
的方波波形，@衰p的200ns正是STFOD元件的rg(ton)
，藉由m的O，可以{整@STFOD的rg以符合
另外要C的是VDD源上Nr，STFOD元件是否保持P]。
D7.4.4-3& ESD箝制路在VDD源上N情形下的路功能C
D7.4.4-3@示了上的y方法，一5V的ramp壕哂
0.1ms的上升rg被加到VDD源上以模MIC的VDD在正常
源上升的情形，VDD上的翰ㄐ我允静ㄆ肀O，所看
到的翰ㄐ稳D7.4.4-3中的相片所示，ramp]有
任何衰p的情形，@C明了ESDy路在VDD源上升情形
下是把STFOD元件P]的。藉由上的C，利用STFOD元
件的ESD箝制路正符合深次微米超大型ew路的ESD防o
7.4.5 其他O化〔23〕
在D7.4.1-1的STFOD也可以改用其他的pd子晶w。一
利用pnppd子晶w的O@示於D7.4.5-1中，由於是
用pnp晶w，在D7.4.5-1的ESDy路中必需多加入一
反相器以_成正_的路功能。
D7.4.5-1& 利用p-n-p晶w所O的VDDcVSSgESD箝制路
路所用的ESD箝制元件是一DTDB (double-trigger double
BJT)Y，其DTDB元件Y也@示於D7.4.5-1中。DTDB
元件具有一垂直方向的pnp BJT及一M向的pnp BJT，利用@
拥脑O，DTDB具有更高的增益(gain)。@NDTDB的元
件Om合用在P-Substrate有浩旱奶厥CMOS IC中
，例如一些DRAM具有冉ǖ呢寒a生器以偏涸IC的基w
在一的饰灰越档DRAM元件的漏流。 7.5.1 Mixed-Mode IC的常炔p
由於Mixed-Mode IC榱Noise的考量，一般都具有多η
分x的VDDcVSS源，@拥碾源分xO也
常的ESDp陬比c滴唤缑骐路(interface circuits)上
。一⒖嘉墨I〔24〕曾Я诉@拥那樾危
D7.5.1-1& ESDy造成ESDpl生在一滴慌c比之g的界面路上
如D7.5.1-1所示，一2000V的ESD河σMixed-mode
IC的滴浑路部份做VDD-to-VSS ESDy，s意外地lF
ESD所造成的pD7.5.1-1的"A"c比路部份的
界面路的Gate氧化颖ESD所打穿了。
D7.5.1-2& ESD放流在一滴活比混合式IC鹊牧鞲Z路
l生@常F象的解D如D7.5.1-2所示，跨在滴浑
路VDDcVSS源之g的ESDб煽缭诮缑
路c比源之g，因而把界面路上的lO氧化
打穿了。@拥囊馔pF象，必需花很大的功夫才找得
到p牟课弧榱送炀冗@界面路上的常p}
，一r性的解Qk法乃在界面路上加上一ESD防
o用的PMOS及NMOS元件，如D7.5.1-3所示。
D7.5.1-3& 解Q滴慌c比g界面路因ESD而p囊环N方法
而ESD防o用的PMOScNMOS元件尺寸，S著界面路
的BL度而有所改，一值也耸眷D7.5.1-3中。
m然D7.5.1-3的O可以解Q@界面路常p}
，但是在H蒙弦欣_，在IC完成丫种幔
仔z查每一界面路的交接约尤朐ESD防o路
，@目前o法用X自踊瓿桑匦枞斯とタ矗界面
路增多r，@簿妥得}s且某些界面路容易被
7.5.2 ESDB接用二Ow的使用〔25〕
榱私Q@Mixed-mode IC的界面p}，一改善方法是
利用二Ow把分x的源接在一起，如D7.5.2-1所示。
可以利用不同的康亩Ow串接磉_到Noise分x的作用。
D7.5.2-1& 在混合式IC中利用二Ow串接以бESD放流的防oO
D7.5.2-1@示，二Ow在一VDD-to-VSSA ESDy下，
能蛱峁ESD流的流通路，K利用前述有效的ESD箝
制路砼欧趴缭VDDcVSS源g的ESD骸＠
二OwcESD箝制路的搭配，在各式ESDy情形下，
ESD流能虮贿m的引Ф欧诺簦Z入IC的炔
路cMixed-mode IC的界面路上，因此可以_到全方
位的ESD防o措施。由於二Ow在@蒙鲜抢闷漤
偏工作c，因此二Ow能虺惺芨叩ESD流而不需子
太大的面e。在_δ_的ESDy下，ESD流在二Ow
б碌牧魍如D7.5.2-2所示。
D7.5.2-2& 利用二Ow串接以_到混合式IC之全晶片ESD防o之示意D
因此Mixed-mode IC可以利用m串接的二OwB接於各
分x的源之g，以同r_到ESD防o及Noise分隔的
若一IC具有三Ψ蛛x的源，各分x的源之g可以
用二OwB接起恚D7.5.2-3所示。
D7.5.2-3& 具有多VDDcVSS源_之IC的ESD防oO示意D
D7.5.2-4& 在一8位元滴比DQ器IC中，利用二Ow串接及STFOD元件之ESD防oO例
枚OwB接以_到全晶片ESD防o的丫掷语@示於
D7.5.2-4中，一8位元的滴比DQ器(Digital-to-Analog
Converter)同r昧D7.5.2-1的二Ow串接及D7.4.1-1的
STFOD元件，其全晶片的ESD防o能力超^4KV以上。 7.6& Y
ESD防o已不问禽入_或出_的ESD防oO}
，而是全晶片ESD防oO的}。ESDpl生在入
或出_上，@是容易被lF以及解Q的}。但是，
ESDpl生在IC的炔侩路，甚至在Mixed-mode IC的界
面路上r，要找到ESDp牟课欢右愿纳铺硎呛
耗r且困y度O高的分析工作。因此全晶片的ESD防oO
在IC_lA段就要被考]於IC中，以事先防各N可能
的ESDy及H上IC所可能碰到的ESD}。
在本章中，已Ω鞣NO提出解及^念提醒，然
各式各拥ESD防o路大多已@得＠嗷＠暾中，
因此在裼酶魇e人所提的ESD防oOr，要注意智慧
a嗟}，哂懈叨用性的O，例如STFOD及二O
w串接方式等，公司出面洽＠嗟暮戏ㄊ褂谩