Modelsim之从Quartus II 启动仿真 - 白丁的日志 -
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Modelsim之从Quartus II 启动仿真
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Modelsim之从Quartus II 启动仿真仿真流程如下(1)预先设置(2)启动功能仿真(3)自动创建仿真工程，自动加载.v和.vt文件，自动编译.v和.vt 文件(4)自动启动仿真(5)自动添加仿真信号(6)自动显示仿真波形更改.v和.vt 文件后，要想更新仿真波形流程如下：(1)手动编译.v和.vt文件(2)启动仿真(3)添加仿真信号(4)进行仿真观察波形下面是对已有的Quartus II工程进行仿真第一步：预先设置。首先是预先设置编译信息，打开Quartus II ,进入Tools -& options 点击左侧菜单 EDA Tool Options
选择modelsim的执行路径，如果是安装的modelsim altera版本就设置modelsim altera的路径 进入Assignment -&setting,如下图
从左侧菜单选择EDA Tool Setting
在EDA tools的simulation选择ModelSim（Tool Name） Verilog HDL (Format(s)),这里选择ModelSim还是选择ModelSim -Altera 要看安装的modelsim的版本。 再点击左侧菜单EDA Tool Setting 下的Simulation
在如下图的NativeLink setting 中选择compile test bench ，点击Test Benches
在上图中点击Test Benches弹出以下Test Benches对话框
选择new，填入你的test bench name及Top level module in testbench
这里simulation period中Run simulation until all vector stimuli are used是指全程仿真End simulation at是指指定最大的仿真时间，我们选择第一项
在Test bench and simulation files 中选择添加testbench文件，这里的testbench可以选择Quartus II自动生成的模板(.vt文件)，也可以选择自己编写的testbench（可以是.v文件） 点击add
一路ok下去如果要导入的是Quarrtus II 的testbench模板，按照以下方式进行processing -&start -& Start Test Bench Template Writer 以下就是一个模板，在工程目录下的sumulation ，modelsim文件夹下
// Copyright (C)
Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and its AMPP partner logic
// functions, and any output files from any of the foregoing
// (including device programming or simulation files), and any
// associated documentation or information are expressly subject
// to the terms and conditions of the Altera Program License
// Subscription Agreement, Altera MegaCore Function License
// Agreement, or other applicable license agreement, including,
// without limitation, that your use is for the sole purpose of
// programming logic devices manufactured by Altera and sold by
// Altera or its authorized distributors.&&Please refer to the
// applicable agreement for further details.
// *****************************************************************************
// This file contains a Verilog test bench template that is freely editable to&&
// suit user's needs .Comments are provided in each section to help the user& &
// fill out necessary details.& && && && && && && && && && && && && && && && &&&
// *****************************************************************************
// Generated on &05/25/:44&
& && && && && && && && && && && && && && && && && && && && && && && && && && &&&
// Verilog Test Bench template for design : ask
//
// Simulation tool : ModelSim (Verilog)
//
`timescale 1 ps/ 1 ps
module ask_vlg_tst();
// constants& && && && && && && && && && && && && && &
// general purpose registers
// test vector input registers
reg data_
reg rst_n;
// wires& && && && && && && && && && && && && && && &&&
wire ask_code_
// assign statements (if any)& && && && && && && && &&&
ask i1 (
// port map - connection between master ports and signals/registers& &
& & & & .ask_code_out(ask_code_out),
& & & & .clk(clk),
& & & & .data_in(data_in),
& & & & .rst_n(rst_n)
);
initial& && && && && && && && && && && && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code that executes only once& && && && && && && && &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
$display(&Running testbench&);& && && && && && && &&&
end& && && && && && && && && && && && && && && && && &
always& && && && && && && && && && && && && && && && &
// optional sensitivity list& && && && && && && && && &
// @(event1 or event2 or .... eventn)& && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code executes for every event on sensitivity list& &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
@& && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
end& && && && && && && && && && && && && && && && && &
endmodule复制代码
这个是不能进行仿真的，还要对模板写完整，在此不赘述。其余步骤与添加自己编写的testbench相同 第二步：进入菜单栏 Tools -& Run Simulation Tool -& RTL Simulation 之后会自动编译自动添加信号，这时候就可以开始仿真观察波形了
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quartus8.0对应的modelsim的版本是多少
quartus8.0对应的modelsim的版本是多少
如题还有最好有modelsim的所有破解文件。
cn/support/software/download/eda_software/modelsim//support/software/download/eda_software/modelsim/msm-index.3g
仅Quartus II软件8.altera://www.altera.1使用 6.1g
仅Quartus II软件8.com.jsp" target="_blank">http.1g
仅Quartus II软件7.5b 仅Quartus II软件9://www可以看Altera的官方网站
一个是时序约束,另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某...
给你个 32 64都可以用的8. pan.baidu/share/link?s...
你的8 。太老了。 一、点击安装文件夹,并双击“11.0_quartus_windows.exe” ...
我安装过可以使用,但是不管你电脑系统是32位还是64位,建议使用Quartus 32位进行操作,我安...
文件路径尽量不要使用汉字。路径中还带有小数点和特殊字符,可能是你错误的原因。
1.工具栏上,在下载按钮旁边那个,“Compilation Report”就可以调出来。 2.菜单栏...
Altera 公司的官网上面所以版本都有你要先注册一下才可以下载 下载完后直接双击安装就可以 找个破...
直接使用破解器破解bin64下的sys_cpt.dll就好了啊,保险的话提前备份下bin64下的sy...
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&& & & 前两天研究了一下verilog语言程序的综合与仿真，有点儿收获，发篇文章，希望能让其他初学者少走点儿弯路（话说我走了好多弯路）。&& & &首先，使用的软件为QUARTUSⅡ10.1和MODELSIM6.5。因为QUARTUSⅡ10.1放弃了仿真的功能，所以必须外接其他EDA软件进行仿真。QUARTUS推荐使用Modelsim进行仿真，而且Modelsim的仿真确实不错。下面就以一个简单的8位加法器为例详细说明一下。第一步：软件安装。这就略了吧，应该谁都会的。第二步：启动QUARTUS，新建工程。File----new----new quartus&Ⅱproject。
下图中，在1处填入工程文件夹（路径中不要使用中文），2处填写工程名，3处填写该工程的顶层模块名（默认情况下工程名和顶层模块名相同），然后NEXT。
下一个对话框是添加已有文件的，没有的话就next。再下一个对话框是设备设置，可next。再下一个对话框是仿真设置，这个会在下面详细设置，这里直接next。然后finish。&第三步：新建Verilog文件。file---new---verilog HDL file。然后先保存为adder.v。
第四步：编写程序。第五步：仿真的设置（重要）。&& &1.Tools----options----EDA Tool Options，在modelsim后的路径里填入modelsim程序的路径。
2.assignments----setting----EDA Tools Settings----simulation。在tool name里选择modelsim，format for output netlist里选择verilog HDL，time scale 里根据仿真程序选择。设置好后勾选compile test bench，然后打开后面的test benches。
3.在TEST benches对话框里点击new。
4.在test bench name中填写仿真模块名，在top level module in test bench中填写仿真模块中的顶层模块名（默认与仿真模块名相同），然后点击下面的File name后文件添加按钮（3），找到你已经编写好的仿真程序，然后点击Add添加。说明：Quartus中提供了自动生成testbench文件的功能，但内容不全，建议自己编写，保存格式为verilog文件（.v）。
5.一顿点OK，直到回到主界面。至此，仿真的设置完成了。第六步：编译。processing----start compilation。等好久好久。。。。想看综合结果，在Tasks中，compile design-----Analysis & Synthesis-----Netlist Viewers-----RTL Viewer(双击)
第七步：终于到仿真啦！！Tools----Run EDA Simulation tool-----EDA RTL Simulation。然后你就发现启动了modelsim。经过一段漫长的等待后，如果你的模块和仿真模块没问题的话，仿真结果出来喽！
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