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第六章时序逻辑电路
第六章 时序逻辑电路主讲：夏玉勤 E-mail： Tel:P238 5.2.4 锁存器的初 态为“0”CPR S与非门 或非门Q Q逻辑门控制 QP240 5.4.11234CP D上升沿 触发Q 下降沿 触发QP241 5.4.31234567CP J KJK下 降沿Q JK上 升沿QP241 5.4.5Q n?1 ? JQ n ? K Q nCP（a) J1 ? Q1nn J 2 ? Q2K1 ? 1Q1n ?1 ? J1Q1n ? K1Q1n ? Q1n（b)K2 ? 1n n Q2 ?1 ? J 2Q2n ? K 2Q2 ? 0（c )J3 ? 1 K 3 ? 1Q3n ?1 ? J 3Q3n ? K 3Q3n ? Q3n（d )J 4 ? 1 K 4 ? Q4nn n Q4 ?1 ? J 4Q4n ? K 4Q4 ? 1P241 5.4.6Q n?1 ? JQ n ? K Q nJ1 ? K1 ? 1 Q1n ?1 ? J1Q1n ? K1Q1n ? Q1nJ 2 ? K 2 ? X ? Q1nn n n Q2 ?1 ? J 2Q2n ? K 2Q2 ? X ? Q1n ? Q2CP XQ1Q21.若将D触发器的D端连在 Q n 端上，经100个脉冲后，它的次态 Q(t+100)=0 ，则现态Q（t）应为（ ）。 A. 0 B. 1 C. 与原状态无关 2.要使JK触发器的输出Q从1变成0,它的输入信号JK应为（ ）。 A. 00 B. 01 C. 10 D. 11 3.欲使JK触发器按 Q n?1 ? Q n 工作，可使JK触发器的输入端（ ）。 n A.J=K=1 B.J=Q,K= Q C.J= Q n ,K=Q D.J=Q,K=0 4.如果触发器的次态取决于CP（ ）时输入信号的状态，就可以 克服空翻。 A.上升（下降）沿 B.高电平 C.低电平 D.无法确定 5.在CP脉冲作用下，只具有置0、置1和保持功能的触发器是（ ） 触发器，只具有保持和翻转功能的触发器是（ ）触发器。 A.JK触发器 B.T触发器 C.T’触发器 D.RS触发器6.时序逻辑电路的输出状态的改变( ) A. 与该时刻输入信号的状态有关； B. 与时序电路的原状态有关； C. 与A、B皆有关 D.输出信号的次态 7.下列触发器中，没有约束条件的是（）。 A.基本RS触发器 B.主从RS触发器 C.主从JK触发器 D.边沿D触发器第六章 时序逻辑电路§6.1 时序逻辑电路的基本概念§6.2 同步时序逻辑电路的分析方法§6.3 同步时序逻辑电路的设计方法§6.4 异步时序逻辑电路的分析方法§6.5 若干典型的时序逻辑集成电路96.1 时序逻辑电路的基本概念一、定义 电路的稳定输出(和状态)不仅和该时刻输入有关，还取决于电 路原来的状态；或者说，还与以前的输入有关。 定义决定的电路结构上的特点： 1. 必须包含存储电路，用来存储状态；通常还包含组合电路； 2. 存储器的输出状态一般要反馈到组合电路的输入端。 二、时序电路的框图 X1 XKY1YK… …… …Z1组合电路qKq1ZK10储存电路三、描述其逻辑功能的方程组 1.输出方程 X1 Y1? y1 = f 1 (x1 , x2 ,..., xi ,q1 ,q2 ,...,ql ) XK ? ? ...... ? y = f (x , x , ..., x ,q ,q , ...,q ) 1 1 2 i 1 2 l ? j…组合电路2.驱动方程 （激励方程）q1qK 储存电路Z1… …YKZK…? z1 = g1 (x1 , x 2, ..., x i ,q1 ,q 2 , ...,q l ) ? ? ...... ? z = g (x , x , ..., x ,q ,q , ...,q ) 1 1 2 i 1 2 l ? k3.状态方程?q1* = h1 (z1 , z 2 , ..., z k ,q1 ,q 2 , ...,q l ) ? ? ...... ?q * = h (z , z , ..., z ,q ,q , ...,q ) l 1 2 k 1 2 l ? l11四、时序电路的分类1.根据时钟CP的连接方式分类 同步时序电路 异步时序电路 2.根据输出信号的特点分类输出只跟输 入有关，是 什么电路？? y1 = f 1 (x1 , x2 , ..., xi ,q1 ,q2 , ...,ql ) ? ? ...... ? y = f (x , x , ..., x ,q ,q , ...,q ) 1 1 2 i 1 2 l ? j输出只与原来的状态有关。Mealy型输出不仅与原来的状态有关，与输入也有关。moore型3.根据时序电路的逻辑功能分类 计数器、寄存器、移位寄存器、读写存储器、脉冲 分配器、分频器、序列信号检测器（发生器）等12五、时序电路逻辑功能的表示方法1. 逻辑方程组 （输出方程、驱动（激励）方程、状态方程） 1. 状态表 2. 状态图 这些表示方法在本质上是 相同的，可以互相转换。3. 时序图4. 激励表六、本章重点? （同步）时序电路的分析方法； ? 常用集成电路的功能及其使用方法。136.2 同步时序逻辑电路的分析方法已知：由逻辑门和触发器组成的时序逻辑电路。 目的：分析时序逻辑电路的功能 步骤： ① 确定时序逻辑电路的类型 ② 分别写出输出方程（外部，可有可无），驱动方程（根据 各个触发器输入信号的来源），状态方程（把驱动方程代 入特征方程）。 ③ 根据上述推导出的方程式列状态表。 ④ 画状态图和时序图。⑤ 分析功能，并判断电路的自启动能力。14例1X “1”FF0 1T C1Q0FF1 =1 1T C1 Q1&YCPQ0Q11、类型同步mealy型n ?T1 ? X ? Q0 驱动方程： ? ?T0 ? 12、写方程式： 输出方程： Y ? XQ1n ? X ? Q1nT 触 发 器 的 特 性 方 程 ： Q n ?1 ? T ? Q n 将各触发器的驱动 方程代入，即得电 路的状态方程：?Q1n ?1 ? T1 ? Q1n ? X ? Q0n ? Q1n ? ? n ?1 ?Q0 ? T0 ? Q0n ? 1 ? Q0n ? Q0n ?3、根据状态方程写状态表?Q ? X ? Q ? Q ? ? n ?1 ?Q0 ? Q0n ? Y ? X ? Q1nn ?1 1 n 0n 1Q1n ?1Q0n ?1 / Y Q1nQ0nX0 0 1 /1 1 0 /1 1 1 /1 0 0 /1 0/11 11 00 01 10 /0 /0 /1 /10 0 1 10 1 0 14、根据状态表画状态图 00 X/YQQn 1n 00/1111/0 1/0 1/1 1/10/101 0/1 100/1 000/1 11 5、电路功能 1/0 1/0 1/1 1/1 0/1010/1 10分析：00、01、10、11四种状态都是有效状态。 当X ＝0时，输出的变化规律00→01→10→11→00→…当X＝1时， 输出的变化规律00→11→10→01→00→…可见，该电路既具有递增计数功能，又具有递减计数功能。 一个4进制同步可逆计数器。 X为加/减控制信号。补充：时序图0/1X “1”FF0 1T C1Q0FF1 =1 1T C1 Q1&Y000/1 111/0 1/0 1/1 1/1 0/1010/1 10CPQ0Q1假设初态为01CP XQ0 Q1例2& FF0 1J C1 1K CP Q0 FF1 1J C1 1K Q1 FF2 1J C1 1K Q2YQ0Q1Q21、类型 同步moore型2、写方程式：n 输出方程： Y ? Q1nQ2JK 触 发 器 的 特性方程：Q n ?1 ? JQ n ? K Q nn J1 ? Q0驱动方程： ? J 0 ? Q2 ? ? n ? K 0 ? Q2 ?nn ?1 2 n 2J 2 ? Q1nK1 ? Q0n K 2 ? Q1nn 2? Q1n ?Q ? J 2Q ? K 2Q ? Q Q ? Q Q ? 状态方程： Q n ?1 ? J Q n ? K Q n ? Q nQ n ? Q nQ n ? Q n ? 1 1 1 1 1 0 0 1 0 1n 1 n 2 n 1 n 2? n ?1 n n Q0 ? J 0Q0n ? K 0Q0 ? Q2nQ0n ? Q2nQ0 ? Q n ? 2自启动能力：当电路处于无效状态 3、根据输出方程和状态方程写状态表 时，在时钟脉冲CP的作用下，能 现 态 次 态 输出 够回到有效状态的能力。 n n n n n ?1 n Q2 ?1 Q1n ?1 Q0 ?1 Q2 Q1n Q0 Y ?Q2 ? Q1 ? n ?1 n 0 0 0 0 0 0 1 Q1 ? Q0 ? 1 0 0 1 0 0 1 ? n ?1 n 101 0 0 1 ?Q0 ? Q2 0 1 0 1 /1 0 1 1 n n 1 0 1 1 /0 Y ? Q1 Q2 1 0 0 0 1 0 0 010 1 0 1 1 1 0 0 1 1 0 无效状态 0 0 1 0 1 1 1 1 0 1 0 4、根据状态表画状态图 该电路不具备 /0 /0 自启动能力。 n n n /Y 000 001 011 Q2 Q1 Q0 /1 /0 有效状态 /0 /0 （有效序列） 100 110 111000/1/0 /0001100011 /0 /0 110 111/0101/1010/05、电路功能6个有效状态在时钟脉冲CP的作用下，按规律变化的，即：000→001→011→111→110→100→000→… 当对第6个脉冲计数时，计数器又重新从000开始计数，并 产生输出Y＝1。 这六种状态分别是0～5这6个十进制数字的格雷码。 功能：用格雷码表示的六进制同步递增计数器。逻辑功能分析。 从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的 脉冲以三次分配给Q0、 Q１和Q2各端，因此，该电路是一个脉 冲分配器。由状态图和波形图可以看出，该电路每经过三个时 钟周期循环一次，并且该电路具有自启动能力。 脉冲分配器：电路在时钟脉冲的作用下，按一定顺序轮流地 输出脉冲信号。由于电路能在时钟脉冲作用下将脉冲信号按 顺序分配到各个输出端，故称其为脉冲分配器。§6.5 若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器（了解功能） 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发 器可以存储1位二进制代码，存放n位二进制代码的寄存器， 需用n个触发器来构成。 基本寄存器 寄 只能并行送入数据，需要时也只能并行输出 存 器 移位寄存器 可以在移位脉冲作用下依次逐位右移或左移，数据既 可以并行输入、并行输出，也可以串行输入、串行输 出，还可以并行输入、串行输出，串行输入、并行输 出，十分灵活，用途也很广。231 寄存器 特点：只能寄存数据,其特点是:数据并行输入、并行输出。 D0 1 1D C1 CP OE 1 1 E Q0 E Q1 D1 1 1D C1 … … … D7 1 1D C1… …E Q7寄存器：用来存储逻辑运算后的结果，也就是逻辑加、减、 与、和之后的运算结果 锁存器：用来控制数据的传送，一般会有一个引脚来控制电 平的输出。2 移位寄存器 移位寄存器――不但可以寄存数码，而且在移位脉冲作用下， 寄存器中的数码可根据需要向左/向右移动1位或并行/串行数 据的转换、数据处理功能。 1．基本移位寄存器 （1）右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发 并 行 输 出 器的输入端。Q0 D0 FF0 1D∧Q1Q2Q3 D3 FF3 1D∧FF1 Q D1 1D∧FF2 Q D2 1D∧DI 串行输入QQ串行输出C1 RC1 RC1 RC1 RCP CR（2）左移寄存器特点：右边触发器的输出端接左邻触发器的输入端。并 Q0 串行输出 D0 FF0 1D Q D1 FF1 1D Q D2 FF2 1D Q D3 FF3 1D Q 行 Q1 输 Q2 出 Q3 DI 串行输入∧∧∧∧C1 RC1 RC1 RC1 RCP CR2 ．双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S 便构成既可左移又可右移的双向移位寄存器26D触发器组成的双向移位寄存器： 其中，DSR为右移串行输入端，DSL为左移串行输入端。 当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作； 当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。移位控制 S S=1：右移 S=0：左移 D SR 串行输入 （右移） 1 1 & ≥1 & ≥1 & ≥1 & ≥1 1 D SL 串行输入 （左移） FF 3 1D∧FF0 1D∧FF1 1D∧FF2 1D∧C1R CP CR D OL 串行输出 （左移）QC1RQC1RQC1RQ D OR 串行输出 （右移）Q0 并Q1 行Q2 输 出Q3三、集成移位寄存器7419474194为四位双向移位寄存器Vcc Q0 Q1 Q2 Q3 CP S1 S016 15 14 13 12 11 10CPQ 0Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 S0 S1 DSL1 2 3 4 5 6 79DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是 并行输入端。 Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和 Q3为并行输出端。28∧D SR RD741948RD D SR D0 D1 D2 D3 DSL GN D74194的功能表输 清零 控 制 串行输入 时钟 入 并行输入 输 出 工作模式RD0S1 S0× ×DSL DSR× ×CP×D0 D1 D2 D3××××Q0 Q1 Q2 Q30 0 0 0 异步清零11 1 1 1 100 0 1 1 101 1 0 0 1×× × 1 0 ××1 0 × × ××↑ ↑ ↑ ↑ ↑×××××××× ×××× ×××× ××××Q0n Q1n Q2n Q3n1 0保右持移Q0n Q1n Q2n Q0n Q1n Q2nQ1n Q2n Q3n 1 Q1n Q2n Q3n 0 D0 D1 D2 D3左移D0 D1 D2 D3并行置数29四、MSI寄存器的应用MSI寄存器模块的用途很广泛,除了比较常用的存储数据和串 行/并行数据转换以外，还有环形计数器、扭环形计数器、 序列发生与检测等 1. 环形计数器 特点：电路简单，N位移位寄存器可以计N个数，实现模N的环 形计数器。Q Q QQ 0 1 2 3CP Q 0Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 1 0 0 0 S0 S1 D SL 1 ST ART∧100 0010 0D SR RD 1000 1001 0302．扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环 形计数器。 一般来说，N位移位寄存器可以组成模2N的扭环形计数器， 只需将末级输出反相后，接到串行输入端。1 Q 0 Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 S0 S1 D SL 1 0Q Q QQ 0 1 2 3清零31∧CPD SR RD000 0100 0110 0111 0000 1001 1011 1111 16.5.2 计数器在数字电路中，用来统计输入脉冲个数的电路称为计数器。计数过程中数字 增减趋势 按照编码 同步计数器 计 数 器 二进制计数器 加法计数器 减法计数器 可逆计数器按照CPBCD码计数器 （十进制）循环码计数器按照计数 器的容量 异步计数器五进制计数器 七进制计数器 二十进制计数器321.优点：体积小，功耗低，功能灵活。2.集成计数器2.几种常用的集成计数器：74LVC161 是4位集成二进制同步加法计数器，具有计数、 保持、预置、异步（低电平）清零功能，V CC TC Q 0 Q 1 Q 2 Q3 CET PE Q0 Q1 Q2 Q3161514131211109CET CEP CP 74161 3 4 5 6 7 8RCOPECRCP D0 D1 D2 (a)D3 EP GNDCR D 0 (b)D1 D2 D3引脚排列图逻辑功能示意图3374LVC161的功能表清零CR 0 1 1 1 1预置PE × 0 1 1 1使能CEP CET × × 0 × 1 × × × 0 1时钟CP × ↑ × × ↑预置数据输入D3 D2 D1 D0 × × × × × × × × × × × × × × × × D3 D2 D1 D0输出Q3 Q2 Q1 Q0 0 0 保 保 计 0 持 持 数 0工作模式异步清零 同步置数 数据保持 数据保持 加法计数D3 D2 D1 D01、异步清零。与时钟无关，所以时间短暂。 2、同步并行置数。时钟处于上升沿。 3、两个输入使能端只要有一个为低电平，不管时钟，此时数据 保持。 注意：CEP=0，CET=1，进位输出TC也保持不变。 CET=0，不管CEP如何，进位TC=0。 TC=CET ×Q0 ×Q1×Q2 ×Q3，主要用来作为芯片功能的扩展。 4、计数。二、集成计数器74161的应用1、用一片74161来设计小于16的计数器。 实现方法有两种：反馈清零法和反馈置数法 （1）反馈清零法――适用于具有异步清零端的集成计数器 举例：用74161组成六进制计数器＆0000Q 3Q 2 Q 1Q 0 TC CET CEP CP ∧ 1 计数脉冲00010074161CR PE D3 D2 D1 D 0 1 0 0 0 00110010135（2）反馈预置法适用于具有同步预置端的集成计数器。 例1：用集成计数器74161和与非门组成的7进制计数器。Q Q QQ 3 2 1 0Q3Q 2 Q1Q 00010011TC74161CR PE D3 D2 D1 D001CET CEP CP1 计数脉冲1 ＆1 001Q Q QQ 3 2 1 0Q3Q2Q1Q001 0110∧CET CEP CPTC741611计数脉冲CR PE D3 D2 D1 D01110 01 1∧练习： 试分析图示电路，画出它的状态图，说明它是几进制计数器。& Q 3Q 2 Q 1 Q 0 TC CET741611 计数脉冲CR PE D3 D2 D1 D0 1∧CEP CPQ 3Q 2 Q 1Q 0 1 TC 74161 CET CEP CP 1 计数脉冲CR PE D3 D2 D1 D0 1 0 1 1 1∧P322 6.2.4 J A ＆ CP K 1 CP Q0 J CP Q1＆ZK[1] 类型： 同步mealy[2] 写方程组： n 输出方程：Z ? AQ0 Q1n驱动方程：J 0 ? Q1nn J1 ? Q0K 0 ? AQ1n K1 ? 1n n n n 状态方程：Q0 ?1 ? Q1nQ0n ? AQ1nQ0 ? Q（Q0 ? A） 1 n Q1n ?1 ? Q0 Q1n[3] 写状态表：n Z ? AQ0 Q1n n n n Q0 ?1 ? Q（Q0 ? A） 1n Q1n ?1Q0 ?1 / ZA0 01/1 10/1 00/1 00/11 01/1 11/1 00/1 00/0Q1n Q0n0 0 1 1 00 1 1Qn ?1 1?Q Qn 0n 1[4] 根据状态表画状态图0/1 1/100n Q1n Q001 1/1 0/1 0/1A/Z0/11/0111/110P322 6.2.6 ＆ J CP 1 CP K J CP K ZQ0Q1[1] 类型： 同步moore[2] 写方程组： 输出方程：Z ? Q n CP 0驱动方程：J 0 ? Q1nn J 1 ? Q0K0 ? 1 K1 ? 1n n 状态方程：Q0 ?1 ? Q1n Q0Q1n ?1 ? Q0n Q1n[3] 写状态表：n Z ? Q0 CP n n Q0 ?1 ? Q1n Q0n Q1n Q0n Q1n ?1Q0 ?1Z0 CP 0 CP0 00 11 0 0 00 0 1 0Q1n ?1 ? Q0nQ1n[4] 根据状态表画状态图1101/0n Q1n Q0/Z/CP00 /CP10 /01101/0[5] 画时序图/CP00 /CP10 /01101CP0Q1QZ42（D）的计数 1.N个触发器可以构成最大计数长度（进制数）为 器。A.N B.2N C.N2 D.2N 2. N个触发器可以构成能寄存 （B） 位二进制数码的寄存器。A.N-1B.NC.N+1D.2N（B） 3.同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 C.没有稳定状态 B.没有统一的时钟脉冲控制 D.输出只与内部状态有关4.用二进制异步计数器从0做加法，计到十进制数178，则最少 需要（D） 个触发器。 A.2 B.6 C.7 . D.8 E.10 5.若用JK触发器来实现特性方程为 则JK端的方程为Q n ?1 ? AQ n ? AB43电路如图所示。实现Q n + 1 = Q n + A 的电路是 （D） 。（D） （B） （A） （C） 4 位移位寄存器，现态为1100，经左移1位后其次态为 （B） 。（A）0011 或1011 （B） （C）1011 或1110 （D）0011 或1111 下列功能的触发器中， 不能构成移位寄存器 （D） 。 （A）SR触发器 （C）D 触发器 （B）JK触发器 （D）T和T＇触发器。一个5 位的二进制加计数器，由00000 状态开始，经过75 个时 钟脉冲后，此计数器的状态为 （A） ：（A）01011 （B）01100 （C）01010 （D）0011144上图所示为某时序逻辑电路的时序图，由此可判定该时序电 路具有的功能是 。 为实现将D触发器转换为T触发器下图的虚框内应是（ D ） A.或非门 B. 与非门 C. 异或门 D. 同或门451、五个 D 触发器构成环形计数器，其计数长度为 ____ 。 A.5 B.10 C.25 D.32 2、五个 D 触发器构成扭环形计数器，其计数长度为 ____ 。 A.5 B.10 C.25 D.32 3、某电视机水平 - 垂直扫描发生器需要一个分频器将 31500Hz 的脉 冲转换为 60Hz 的脉冲，欲构成此分频器至少需要 ____ 个触发器。 A.10 B.60 C.525 D.31500 4、若要设计一个脉冲序列为
的序列脉冲发生器，应选用 ____ 个触发器。 A.2 B.3 C.4 D.10 5、某移位寄存器的时钟脉冲频率为 100KHz ，欲将存放在该寄存器 中的数左移 8 位，完成该操作需要 ____ 时间。 A.10μS B.80μS C.100μS D.800ms 6、电路如图所示，设现态Q1Q0=00，经过10个CP脉冲作用后， Q1Q0=（ ），若CP的频率为4KHZ，则输出端Q1的频率是（ ）DCPQ0DQ146Q0时序逻辑电路的一般结构由组合电路与（ ）组成。 （A）全加器 （B）存储电路 （C）译码器 （D）选择器 时序逻辑电路中一定是含（ ） A.触发器 B. 组合逻辑电路 C. 移位寄存器 D. 译码器一个8进制的同步递增计数器的起始值为0001，经过100个脉冲作用后的值 是（ ） （A）0100 （B）0101 （C）1011 （D）0010 在下列逻辑器件中，不属于时序逻辑器件的是（ ） （A） 触发器 （B） 计数器 （C） 全加器 （D） 寄存器 下列触发器连接方式使该触发器不能做计数功能的是（ ） （A） （B）J=K=1 （C）J=K=0 （D）T=1 把一个五进制计数器与一个四进制计数器串联可得到( )进制计数器。 A.4 B.5 C.9 D.20如图所示时序逻辑电路完成的功能为( ) （A）移位寄存器 （B）同步二进制减法计数器 （C）异步二进制减法计数器 （D）同步二进制加法计数器47
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时序逻辑电路
第4章 时序逻辑电路? 本章主要内容： ? 4.1 时序逻辑电路的特点和表示方法 ? 4.2 触发器 ? 4.3 时序逻辑电路的分析与设计 ? 4.4 寄存器 ? 4.5 计数器 ? 4.6 顺序脉冲发生器4.1 时序逻辑电路的特点和表示方法? 4.1.1 时序逻辑电路的特点 ? 时序逻辑电路在逻辑功能上的特点C 任一时刻的输出不仅取决于该时刻的输入，而 且和电路的原状态有关。? 时序逻辑电路在结构上的特点C ⑴电路中包含存储元件――通常由触发器构成C ⑵存储元件的输出和电路输入之间存在着反馈 连接，这是时序电路区别于组合电路的重要特 点之一。4.1.1 时序逻辑电路的特点? 时序逻辑电路的框图表示现在的输 入信号X1 … … F1 FjXi组合逻辑电路现在的输 出信号现在的输 出信号Q1 … Qn 存储电路Z1Zk现在的输 入信号 米里型 (Mealy)图4-1时序逻辑电路框图…4.1.1 时序逻辑电路的特点? 时序逻辑电路的框图表示X1Xi……组合逻辑电路…Q1 存储电路Z1 Zk…Qn 组合逻辑电路 F1 Fj图4-2莫尔型时序电路框图…莫尔型 (Moore)…4.1.2 时序逻辑电路的表示方法? 在分析时序逻辑电路时，因为存储电路的存在， 使得时序逻辑电路任一时刻的稳定输出不仅决定 于该时刻的输入，而且还与电路的原状态有关， 因此分析时要比组合逻辑电路复杂。时序电路的 描述方法和组合逻辑电路的描述也有所不同。一 般来说，时序逻辑电路有逻辑函数式、状态转换 真值表、状态转换图和时序波形图四种表示方法。4.1.2 时序逻辑电路的表示方法? ⒈ 逻辑函数式? ? ? ? 输出方程 F(tn )=W[X(tn),Q(tn)] 状态方程 Q(tn+1)=G[Z(tn),Q(tn)] 驱动方程 Z(tn)=H[X(tn),Q(tn)] 其中tn+1、tn表示相邻的两个离散时间。? 只用驱动方程、状态方程、输出方程表示时序电 路功能不直观、不完整。用状态转换真值表、状 态图和时序图三种表示方法，可以描述时序电路 状态转换的全部过程。4.1.2 时序逻辑电路的表示方法? ⒉ 状态转换真值表? 反映时序电路的输出F(tn )、次态Q(tn+1 )和输入 X(tn )及现态Q(tn )间对应关系的表格叫状态转换 真值表（简称状态表）。 ? 状态表可以将输入变量和电路初态代入状态方程 和输出方程，求出电路的状态和输出值，把得到 的次态作为新的初态，和此时的输入变量一起代 入状态方程和输出方程，得到一组新的次态和输 出值，如此计算下去，并把结果列成表格，即得 状态转换表。4.1.2 时序逻辑电路的表示方法? ⒊ 状态转换图? 反映时序逻辑电路状态转换规律及相应输入、输 出取值情况的几何图形称为状态转换图。? ⒋ 时序波形图(工作波形图)? 在时钟脉冲序列作用下，电路状态、输出状态随 时间变化的波形图叫做时序图。4.2 触发器? 触发器(flip-flop)是能够存储一位二进制数的逻辑 电路，是时序逻辑电路的基本单元电路。 ? 分类? 按照逻辑功能的不同可分为C RS触发器 C D触发器 C JK触发器 C T触发器等4.2 触发器? 分类 ? 按照触发方式的不同C 时钟控制主从触发C 边沿触发? 根据存储数据原理的不同C 静态C 动态4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop) ? ⑴ 电路结构RD&Q& SDQRD& Q SDQ &1图4-3 2与非门连接电路图4-4 2与非门反馈连接电路4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop) ? ⑴ 电路结构4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop) ? ⑵ 工作原理? 当时 S D ? R D ? 1，电路稳定状态，输出保持不变。 ? 若触发器处于0状态，Q=0，在 S D 端送入一个负 脉冲，则电路迅速翻转到1状态。只要 端的负 脉冲大于2tpd， S D 负脉冲结束后，电路仍处于1 状态。故 S D 称作置位(set)端或预置(preset)端。 Q Q R 即当Q=0 ， ? 1 ，若 S D ? 0， D ? 1，则 Q ? 1、 ? 0 。 若触发器处于1状态，在 S D 端加负脉冲，触发器 1状态不变。4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop) ? ⑵ 工作原理? 若触发器处于1状态，Q=1、Q ? 0 ，在 R D 端送入 一个负脉冲，电路迅速翻转到0状态。只要 R D 端 的负脉冲大于2tpd， R D 负脉冲结束后，电路仍处 于0状态。故 R D 端称作复位(reset)端或清零(clear) 端。即当Q=1、 ? 0 时，若 S D ? 1, R D ? 0 ， Q 则 Q ? 0、 ? 1 。若触发器处于0状态，在 R D 端加负 Q 脉冲，0状态保持不变。4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop)? ⑵ 工作原理 S ? 如果在 R D 、 D 端同时加入负脉冲，可知， 在负脉冲作用期间，Q、Q 将同时输出1， 而当负脉冲同时结束时，触发器转换到什 么状态将是不确定的。因此这种触发器不 允许 R D、S D同时为0。 表4-1是基本RS触发 器的特性表。4.2.1基本RS触发器? ⒈ 与非门构成的基本RS触发器(RS flip-flop) ? ⑵ 工作原理表4-1 与非门组成的基本RS触发器特性表4.2.1基本RS触发器? ⒉ 或非门构成的基本RS触发器? ⑴ 电路结构? 基本RS触发器也可以用或非门组成，如图4-6所 示。电路是以高电平作为有效输入信号，因此用 RD、SD作为信号输入端。表4-2是或非门组成的 基本RS触发器特性表。4.2.1基本RS触发器? ⒉ 或非门构成的基本RS触发器? ⑴ 电路结构4.2.1基本RS触发器? ⒉ 或非门构成的基本RS触发器 ? ⑵ 工作原理4.2.2 具有使能端的RS触发器? ⑴ 电路结构4.2.2 具有使能端的RS触发器? （２） 工作原理? 基本RS触发器的输入信号直接控制触发器的输出 状态，在所有的时间内输入信号、对触发器都是 有效的。如果在基本RS触发器的输入端增加一个 控制端，使输入信号只在使能输入信号有效时才 能控制触发器的输出状态。具有使能端的RS触发 器如图4-7所示。当EN=1时，电路的功能与图4-5 基本RS触发器相同；当EN=0时，电路处于保持 状态。表4-3是具有使能端的RS触发器特性表。4.2.2 具有使能端的RS触发器? （２） 工作原理4.2.3同步D触发器(D flip-flop)? ⑴ 电路结构4.2.3同步D触发器(D flip-flop)? （２）工作原理? 在具有使能端的RS触发器的S端与R端之间加入一 个非门，只在S端加入输入信号，S端改称为D端， RS触发器就转换成了同步D触发器，如图4-8所示。 D触发器只有一个输入端D，因此消除了对RS触 发器的输入端不能同时为1 的约束。当EN=1时， 触发器的输出Q与输入信号D一致，触发器打开。 当EN=0时，锁存器关闭，输出状态Q保持不变。 表4-4是D触发器的特性表。4.2.3同步D触发器(D flip-flop)? （２）工作原理4.2.4同步JK触发器 (JK flip-flop)? ⑴ 电路结构 (2)工作原理4.2.5主从触发器? ⒈ 主从RS触发器 ? ⑴ 电路结构4.2.5主从触发器? (2)工作原理? 图4-10(a)是由一对同步RS触发器构成的主从结构 RS触发器，两个触发器的使能信号相位相反，接 到时钟信号CP上，第一个触发器为主触发器，第 二个触发器称作从触发器。 ? 表4-6是主从RS触发器的特性表。注意，触发器 状态翻转发生在CP的下降沿。Qn表示现态，Qn+1 表示次态。4.2.5主从触发器? (2)工作原理? 触发器的逻辑功能除了用特性表描述外，还可以 利用特性方程、激励表、状态转换图和时序波形 图等方法描述。Qn+1就是特性方程。由表4-6可以 画出Qn+1 的卡诺图如图4-11所示。进而可以求出 Qn+1。表4-6是主从RS触发器的特性表。注意，触 发器状态翻转发生在CP的下降沿。Qn表示现态， Qn+1表示次态。4.2.5主从触发器? (2)工作原理注：↓表示CP脉冲下降沿。4.2.5主从触发器4.2.5主从触发器4.2.5主从触发器? ⒉ 主从D触发器 ? (1)电路结构4.2.5主从触发器? ⒉ 主从D触发器 ? (2)工作原理Q n ?1 ? DQ n ? DQ n ? D(Q n ? Q n ) ? D4.2.5主从触发器? ⒊ 主从JK触发器 ? (1)电路结构4.2.5主从触发器? ⒊ 主从JK触发器 ? (2)工作原理? 在图4-10(a)主从RS触发器的基础上，增加J、K输 入端及两条反馈线可组成JK触发器，如图4-16(a) 所示。图4-16(b)是JK触发器的逻辑符号。特性表 如表4-9所示。 ? JK触发器也可以由D触发器构成，图4-17所示。 ? 凡在时钟信号作用下逻辑功能符合表4-9特性表的 触发器，均为JK触发器。 JK触发器的状态图如 图4-18所示。4.2.5主从触发器? ⒊ 主从JK触发器 ? (2)工作原理4.2.5主从触发器? ⒊ 主从JK触发器 ? JK触发器也可以由D触发器构成4.2.5主从触发器? ⒊ 主从JK触发器4.2.5主从触发器? 【例4.1】当JK触发器的输入信号J=K=T时， 列出其特性方程、特性表和状态转换图。4.2.5主从触发器Q n ?1 ? JQ n ? K Q n 解：由JK触发器的特性方程 知，当J=K=T时Q n ?1 ? TQ n ? T Q n ? T ? Q n从而得特性表4-10。具备这种逻辑功能的触 发器叫做T触发器。T触发器的状态转换图 如图4-19所示。4.2.5主从触发器4.2.6CMOS集成触发器? ⒈ 基本RS触发器? 图4-5和图4-6所示基本RS触发器没有时钟脉冲输 入端，在逻辑电路中不能与其他逻辑单元同步工 作，但将其稍加改进，就可扩展其功能。如在输 出端增设传输开关，可得到具有三态输出功能的 基本RS触发器。CD4043是或非门构成的4个三态 基本RS触发器，输入高电平有效，其逻辑图和引 脚功能图如图4-20所示。图4-21示出了CD4044的 逻辑图和引脚功能图。4.2.6CMOS集成触发器? ⒈ 基本RS触发器4.2.6CMOS集成触发器? ⒈ 基本RS触发器4.2.6CMOS集成触发器? ⒉ 集成D触发器? 74HC74是CMOS双主从 D触发器，时钟脉冲上升 沿触发，置位和复位有效电平为低电平，芯片内 包括2个独立的D触发器。所有输入端均与TTL电 平兼容。其逻辑电路结构和引脚功能如图4-22所 示。74LS74是TTL双上升沿D触发器。主从D触 发器数据的保持或传输是通过传输开关和反相器 工作状态变换实现的。通常用于数据锁存、控制 电路，是组成移位、计数和分频电路的基本逻辑 单元。4.2.6CMOS集成触发器? ⒉ 集成D触发器4.2.6CMOS集成触发器? ⒊ 集成JK触发器? 74HC73是双JK触发器(dual JK flip-flop)。图423(a)和(b)是74HC73的电路和引脚功能图。 ? CD4095和CD4096是单JK触发器，输入端J和K都 扩展成了三端，在计数等级联使用时更为方便。 其电路和引脚功能图如图4-24所示。4.2.6CMOS集成触发器? ⒊ 集成JK触发器4.2.6 CMOS集成触发器? ⒊ 集成JK触发器4.2.6 CMOS集成触发器? ⒊ 集成JK触发器4.3 时序逻辑电路的分析与设计? 4.3.1时序逻辑电路的分析方法? 分析一个时序逻辑电路，就是要找出给定时序逻 辑电路的逻辑功能。对具体电路而言，就是通过 分析找出在输入信号和时钟信号作用下电路状态 和电路输出的变化规律。? 时序逻辑电路的分析步骤： ? ⑴ 分析电路组成，写逻辑方程式? 根据给定电路，写出时钟方程、驱动方程、输出 方程。4.3 时序逻辑电路的分析与设计? ⑵ 求状态方程? 将驱动方程代入触发器特性方程，求出状态方程。? ⑶ 列状态转换真值表? 将任何一组输入变量及电路的初始状态的取值代 入状态方程和输出方程，即可求出电路的次态值 和相应输出值，然后继续这个过程，直到考虑了 所有可能的状态为止。将这些结果列成真值表的 形式，就得到状态转换真值表。4.3 时序逻辑电路的分析与设计? ⑷ 分析逻辑功能? 无论多么复杂的时序电路，只要遵循以上分析步 骤逐步去做，都可以分析出它的逻辑功能。? 下面举例介绍具体的分析方法4.3.1时序逻辑电路的分析方法? 【例4-2】试分析图4-25所示时序逻辑电路 的逻辑功能。FF1、FF2、FF3是3个JK触 发器，时钟脉冲上升沿触发。设Q3Q2Q1的 初始状态为000。4.3.1时序逻辑电路的分析方法? 解：① 根据图4-25所示时序逻辑电路，写 出电路的驱动方程和输出方程 J1=K1=1J2 ? Q ? Qn 1 n 3K 2 ? Q1nn J 3 ? Q1n ? Q 2K 3 ? Q1nF ? Q1n ? Q3n ? Q1n ? Q3n4.3.1时序逻辑电路的分析方法? ② 将驱动方程代入JK触发器的特性方程 Q n ?1 ? JQ n ? K Q n 中，得到电路的状态方程Q1n ?1 ? Q1nn n n n n Q2 ?1 ? Q1n ? Q3n ? Q2 ? Q1n ? Q2 ? Q1n ? Q2 ? Q3n ? Q1n ? Q2n Q3n ?1 ? Q1n ? Q2 ? Q3n ? Q1n ? Q3n4.3.1时序逻辑电路的分析方法? ③ 将初始状态代入状态方程，计算输出状 Q 态F=0，次态 Q1n ?1 ? 1 ， 2n ?1 ? 0 ， 3n ?1 ? 0 ，将 Q 此计算结果作为新的初始状态代入状态方 程，得到新的次态，如此计算下去，当 n Q3n Q2 Q1n ? 101 时，输出F=1，次态 n ?1 n ?1 n ?1 Q3 Q2 Q1 ? 000 ，返回到最初设定的初态。 如果再继续计算下去，电路的状态和输出 将按照前面的变化顺序反复循环，无需再 做下去。得到表4-11的状态转换表。4.3.1时序逻辑电路的分析方法4.3.1时序逻辑电路的分析方法? ④ 根据状态转换表4-11，画出图4-25电路 的状态转换图如图4-26所示。在状态转换图 中以圆圈表示电路的各个状态，以箭头表 示状态转换的方向。同时，还在箭头旁注 明了状态转换前的输入变量取值和输出值。 通常将输入变量取值写在斜线上方，将输 出值写在斜线下方。因为图4-25电路没有输 入逻辑变量，所以斜线上方没有注字。4.3.1时序逻辑电路的分析方法4.3.1时序逻辑电路的分析方法? ⑤ 根据状态转换表4-11，画出时序波形图 如图4-27所示。4.3.1时序逻辑电路的分析方法? 【例4-3】异步时序逻辑电路的逻辑图如图4-28所 示。试分析电路的逻辑功能，画出电路的状态转 换图和时序波形图。触发器和门电路均为CMOS 电路。4.3.1时序逻辑电路的分析方法? 解：①根据图4-28所示时序逻辑电路，写出 电路的驱动方程和时钟方程 n J 1 ? Q2 ? Q3n K1=1J 2 ? Q1nK 2 ? Q1n ? Q 3nJ3=K3=1 CP1=CP2=CPn CP3 ? Q24.3.1时序逻辑电路的分析方法? ② 将驱动方程代入JK触发器的特性方程 Q n ?1 ? JQ n ? K Q n 中，得到电路的状态方程。n Q1n ?1 ? Q 2 ? Q3n ? Q1nn n n Q2 ?1 ? Q1n ? Q2 ? Q1n ? Q3n ? Q2Q3n ?1 ? Q3n4.3.1时序逻辑电路的分析方法? 列出电路的状态转换表。将 初态代入Q1、Q2、Q3的状态方程中，得次 Q 态 Q1n ?1 ? 1 ， 2n ?1 ? 0 ， Q3n ?1 ? 0 ，依次计算下 去，就得到了表4-12所示的状态转换表。 ? ④ 根据状态转换表4-12，画出图4-28电路 的状态转换图如图4-29所示。 ? ⑤ 根据状态转换表4-12，画出时序波形图 如图4-30所示。n Q3n Q2 Q1n ? 000 为4.3.1时序逻辑电路的分析方法4.3.1时序逻辑电路的分析方法4.3.2时序逻辑电路的设计方法? 设计时序逻辑电路的步骤： ? ⑴ 逻辑抽象，画出状态转换图或列出状态 转换表? 将一个实际逻辑关系表示为时序逻辑函数，可以 用状态转换表描述，也可用状态转换图来描述。 ? ① 分析给定的逻辑问题，确定输入变量、输出变 量以及电路的状态数，通常取原因（或条件）作 为输入变量，取结果作为输出变量。4.3.2时序逻辑电路的设计方法? ② 定义输入、输出逻辑状态的含义，并将电路状 态顺序编号。 ? ③ 按照题意，列出电路的状态转换表或画出状态 转换图(原始)。? ⑵ 状态化简? 如果在状态转换图中出现这样两个状态：在相同 的输入条件下转换到同一个次态并得到同样的输 出那么这两个状态就称作等价状态。显然等价状 态是重复的，可以合二为一。从而使电路简化。4.3.2时序逻辑电路的设计方法? ⑶ 确定触发器的数目、类型、状态分配 （状态编码）? 根据 2 n ?1 ? M ? 2 n ，确定触发器的数目，式中M 表示状态数，n为触发器个数；因为不同逻辑功能 的触发器驱动方式不同，所以用不同类型触发器 设计出的电路也不一样。为此，在设计具体的电 路前必须选定触发器的类型。4.3.2时序逻辑电路的设计方法? ⑷ 求状态方程、驱动方程、输出方程? 根据状态转换图(或状态转换表)和选定的状态编 码、触发器的类型，就可以写出电路的状态方程、 驱动方程和输出方程了。? ⑸ 按照方程式画逻辑图 ? ⑹ 检查所设计的电路能否自启动4.3.2时序逻辑电路的设计方法? ⑹ 检查所设计的电路能否自启动 ? 时序电路设计完成后，一般要求上电后能自启动。如果电路不能自启动，则需修改设计使之能 自启动。通常采取两种措施加以解决。一是在电 路开始工作时通过预置数将电路的状态置成有效 状态循环中的某一种。另一种方法是通过修改逻 辑设计加以解决。 ? 图4-31用流程图表示了上述设计工作的大致过程。 设计时序电路的过程和分析时序电路的过程恰好 相反。4.3.2时序逻辑电路的设计方法4.3.2时序逻辑电路的设计方法? 【例4-4】试设计一个带进位输出的同步六 进制加法计数器。4.3.2时序逻辑电路的设计方法? 解：计数器的工作特点是在时钟信号作用下自动 地依次从一个状态转为下一个状态，所以它没有 输入逻辑变量，只有进位输出信号。因此，令进 位输出C=1表示有进位输出，而C=0表示无进位输 出。 ? ⑴ 画原始状态图S0/0S1/0S2/0S5/0S4/1图4-32 六进制加法计数器原始状态转换图S3/0 ? 六进制加法计数器有6个有效状态。用Si，i=0，1， 2，…，5表示计数器的有效状态，其原始状态转 换图如图4-32所示。4.3.2时序逻辑电路的设计方法? ⑵ 状态化简? 六进制加法计数器必须有6个不同的状态表示输入 的时钟脉冲数，不会存在等价状态，因此不需化 简。? ⑶ 确定触发器的数目、类型，进行状态赋 值? 六进制计数器的状态数是6，根据2 n ?1 ? M ? 2 n 故应 选3个触发器。可以选JK触发器或D触发器。选 000―101六组代码作为S0―S5的状态赋值。赋值 后的状态转换图如图4-33所示。4.3.2时序逻辑电路的设计方法? ⑷ 求状态方程、驱动方程、输出方程? 根据图4-33，画出表示次态逻辑函数和进位输出函数 的卡诺图―次态卡诺图，如图4-34所示。图4-35为分解 的次态卡诺图。由于计数器的工作状态不能出现110和 111状态，因此将其作约束项处理。卡诺图中用×表示。4.3.2时序逻辑电路的设计方法4.3.2时序逻辑电路的设计方法? 由次态卡诺图写出的触发器状态方程的形式应与 选用触发器的特性方程的形式相似。以便于状态 方程和特性方程对比，求出驱动方程。 ? 对于JK触发器，其特性方程为，故应将包含的最 小项分开进行合并，这样可以和其特性方程直接 进行比较，有利于求驱动方程。求得状态方程和 输出方程如下：4.3.2时序逻辑电路的设计方法n Q3n ?1 ? Q1n ? Q 2 ? Q3n ? Q1n ? Q3nn n n Q2 ?1 ? Q1n ? Q3n ? Q2 ? Q1n Q2Q1n ?1 ? Q1nC ? Q3n ? Q1n? 将状态方程和JK触发器的特性方程比较，求得 驱动方程为：n J 3 ? Q1n Q2K 3 ? Q1nJ 2 ? Q1n ? Q3nK 2 ? Q1nJ1 ? 1K1 ? 14.3.2时序逻辑电路的设计方法? ⑸ 根据驱动方程和输出方程画出的逻辑图 如图4-36所示。4.3.2时序逻辑电路的设计方法? ⑹ 为验证电路的逻辑功能是否正确，将000作为 初始状态代入状态方程中，依次计算出次态值， 所得状态转换表如表4-13状态转换表所示。最后 检查电路能否自启动。将2个无效状态110、111分 别代入状态方程中计算，所得次态分别为111、 000，经二个CP脉冲后，电路能进入有效循环状态， 故电路能自启动。电路完整的状态转换图如图437所示。4.3.2时序逻辑电路的设计方法4.3.2时序逻辑电路的设计方法? 【例4-5】试设计一个串行数据1111序列检 测器。当连续输入四个或四个以上的1时， 检测器输出为1，否则输出为0。4.3.2时序逻辑电路的设计方法? 解：串行数据检测器有一个数据输入端X和一个数 据输出端F。设 ? S0状态为没有输入1以前的状态 ? S1状态为输入一个1以后的状态 ? S2状态为连续输入两个1以后的状态 ? S3状态为连续输入三个1以后的状态 ? S4状态为连续输入四个1或四个以上1的状态 ? 所以此电路共需五个不同的状态。根据题意列出 状态转换表如表4-14所示。状态转换图如图4-38 所示。4.3.2时序逻辑电路的设计方法4.3.2时序逻辑电路的设计方法? 无论什么状态，都要分别讨论输入为0、1两种情 况，由表可见，S3和S4在相同输入条件下，不仅 输出相同，而且次态也相同，故二者等价，可以 合并在一起，用S3表示。化简之后得到的最简状 态转换图如图4-39所示。 ? 化简之后，状态转换图中的状态只有4个，需要两 个触发器。选用D触发器。令触发器的状态Q1Q2的 00、01、11、10分别代表S0、S1、S2、S3。 ? 根据最简状态转换图画出电路的次态卡诺图和次 态分解卡诺图如图4-40和图4-41所示。4.3.2时序逻辑电路的设计方法4.3.2时序逻辑电路的设计方法? 状态化简后求得状态方程和输出方程为：Qn ?1 1? XQ ? XQ ? X Q Qn 1 n 2 n 1n 2n Q2 ?1 ? X Q1nn F ? XQ1n Q2? 由状态方程求得驱动方程为：D1 ? X Q Qn 1 n 2D 2 ? X Q1n4.3.2时序逻辑电路的设计方法? 根据驱动方程和输出方程，画出逻辑图如图4-42 所示。? 由于两个触发器的四种状态组合，均为有效状态， 没有无效状态，不存在能否自启动的问题。4.4 寄存器?4.4.1 数码寄存器 ?⒈ 4D并行数码寄存器? 图4-43是上升沿4D触发器74HC175的逻辑图。 电路具有4个独立的D触发器，每个触发器具有 各自的数据输入端和互补输出端，正边沿送数， 共用时钟信号和异步复位(清除)输入端，是一 种典型的数据暂存电路。4.4.1 数码寄存器4.4.1 数码寄存器?⒉ 具有三态输出的4D寄存器? CD4076是具有三态输出的4D寄存器，其逻辑图 和引脚功能图如图4-44所示。4.4.1 数码寄存器? 3.8D寄存器? 8D寄存器74HC374包含8个上升沿触发的D触发器， 它们在时钟上升沿采样输入信号并改变输出信号。 如图4-45所示。图4-45 8D寄存器74HC374逻辑电路图和引脚功能图4.4.2 锁存器? 锁存器就是对输入数据进行锁存。主要用于信息 的暂存。? ⒈ 双2位透明锁存器? 图4-46是用D锁存器组成的双2位双稳态透明锁存 器74HC75的逻辑图。每2个锁存器由一个高电平 有效使能信号EN同时控制，由D锁存器的动作特 点可知，在EN的高电平期间Q端的状态跟随D端 状态而变(透明)，在EN变成低电平以后，Q端将 锁存CP变为低电平时D端的状态。4.4.2 锁存器? ⒈ 双2位透明锁存器? 2.８D透明锁存器? 8D透明锁存器74HC573的逻辑图如图4-47所示。 74HC573有8个D型透明锁存器，每个锁存器有一个输 入和三态输出，8个锁存器共用一个锁存使能输入LE 和输出使能输入 OE 。4.4.2 锁存器4.4.2 锁存器? 2.８D透明锁存器?74HC573和74HC563、74HC533、74HC373的逻辑功能 完全相同 Q ，只不过74HC533和74HC563是反相输出 端 ；74HC373和74HC533有不同的引脚排列。如图448、4-49、4-50所示。4.4.3 移位寄存器?1.移位寄存器是在数码寄存器的逻辑结构基 础上发展起来的。 ?2.移位寄存器有串行输入和并行输入两种输 入方式。 ?3.移位寄存器的输出方式也有两种，串行输 出和并行输出。 ?4.移位寄存器通常用来寄存数据代码、实现 数据的串行―并行转换。4.4.3 移位寄存器? 如果将图4-43中74HC175逻辑图的Q1接D2，Q2 接D3，Q3接D4，则成为右移串行输入(从D1输入)、 并行输出的移位寄存器。如图4-51所示。4.4.3 移位寄存器4.4.3 移位寄存器?1.8位串入－并出移位寄存器74HC164? 8位串入－并出移位寄存器74HC164是具有串行输入 和并行输出的8位上升沿触发的移位寄存器。如图 ?4-53为74HC164的逻辑图和引脚功能图。表4-16为 74HC164的功能表。4.4.3 移位寄存器?1.8位串入－并出移位寄存器74HC1644.4.3 移位寄存器?⒉ 4位双向通用移位寄存器74HC1944.4.3 移位寄存器?⒉ 4位双向通用移位寄存器74HC194? 74HC194具有如下功能： ? ⑴ 清零 时，触发器FF1、FF2、FF3、FF4同时被清 零。移位寄存器工作时。 ? ⑵ 送数 当S1S0=11时，CP上升沿到达后， Q0Q1Q2Q3=D0D1D2D3。实现了数据的并行送数。 ? ⑶ 右移 当S1S0=01时，CP上升沿到达后实现了数据 移。 ? ⑷ 左移 当S1S0=10时，CP上升沿到达后实现了数据 左移。 ? ⑸ 保持 当S1S0=00时，CP信号不能加到触发器时钟 输入端，触发器状态不变，实现了数据保持。4.4.3 移位寄存器4.4.3 移位寄存器?⒉ 4位双向通用移位寄存器74HC1944.4.3 移位寄存器? 通过将数据输入和输出定义为向量，还可以构造 更大型的寄存器模型，并包含一些附加功能。 ? 以上结合具体芯片实例介绍了几种移位寄存器类 型。其他的一些芯片如20脚的8位通用移位寄存器 74HC299，具有三态输出功能。具有输出寄存器的8 位移位寄存器74HC594、具有输出锁存器的8位串入 －串出/并出移位寄存器、三态输出74HC595、具有 输入触发器的8位移位寄存器 74HC597等。能够实现 串、并转换；远程控制等功能。4.5 计数器?计数的功能就是累计输入脉冲的个数。实 现计数功能的数字电路就称为计数器 (counter)。被计数的脉冲(简称计数脉冲) 可以是周期性脉冲，也可以是非周期性脉冲， 它通常加在计数器的时钟输入端，作为计数 器的时钟脉冲。 ?计数器在循环中的状态个数叫做计数器的模 (modulus)。在循环中有m个状态的计数器称 为模m计数器，或称m分频计数器。4.5.1 计数器分类?计数器按照计数器中的各个触发器触发 方式不同可分为: ?同步计数器(synchronous counter)?各触发器受同一时钟脉冲─输入计数脉冲控制，同 步更新状态。?异步计数器(asynchronous counter)?触发器的翻转不是同时发生的，有先有后。4.5.1 计数器分类?如果按计数过程中计数器中的数字增减分 类，又可以把计数器分为:?加法计数器(up counter) ?减法计数器(down counter) ?可逆计数器(up/down counter)4.5.1 计数器分类?若用计数器的计数容量(计数长度)来区分 各种不同的计数器可分为： ? N进制计数器? 对于计数器的一位而言，电路有N个状态，该计 数器就为N进制计数器。例如八进制计数器电路， 一位八进制计数器应有8个状态，2位八进制计数器 应有64个状态。n位八进制计数器应有8n个状态。?二进制计数器 ?十进制计数器4.5.2 二进制计数器?【例4-6】试用D触发器设计一个3位二进制 同步加法计数器4.5.2 二进制计数器?首先要画出原始状态转换图?原始状态转换图如图4-56所示。S0 /0 /1 S7 /0 S6 S5 /0 /0 S4 S1 /0 S2 /0 S3/0图4-56 3位2进制加法计数器原始状态图4.5.2 二进制计数器?画出编码之后的状态转换图Q3Q2Q1 001 011 /0 /0 101 /0 /0 100000010 /0/0/1 111 /0 110图4-57 3位二进制加法计数器编码状态图Q1n4.5.2 二进制计数器?根据图4-57，画出表示次态逻辑函数 和进位输出函数的卡诺图n Q2Q1nQ3n0 100011110001/0101/0010/0110/0100/0000/1011/0111/0图4-58 3位二进制加法计数器的次态卡诺图4.5.2 二进制计数器?由次态卡诺图写出触发器的状态方程Qn ?1 3? Q ?Q ?Q ? Q ?Q ? Q ?Qn 1 n 2 n 3 n 1 n 3 n 2n 3QQn ?1 2? Q ?Q ? Q Qn 1 n 2 n 1n 2n ?1 1?Qn 3n 1C ? Q ?Q ?Qn 2n 14.5.2 二进制计数器?将状态方程和D触发器的特性方程比较，得 驱动方程D3 ? Q ? Q ? Q ? Q ? Q ? Q ? Q ? (Q ? Q ) ? Qn 1 n 2 n 3 n 1 n 3 n 2 n 3 n 1 n 2 n n n D 2 ? Q1n ? Q2 ? Q1n ? Q2 ? Q1n ? Q2 n 3D1 ? Qn 14.5.2 二进制计数器?根据驱动方程和输出方程画出的逻辑图& C=1&FF11D C1 R Q QFF2 =1 1D QFF3 1D C1 Q R QC1 RQCP1 图4-60 D触发器构成的3位二进制计数器4.5.2 二进制计数器?图4-61是3位二进制计数器的时序图（具有分频功能）CP O Q1 O Q2 O Q3 tttO C O 图4-61 3位二进制计数器的时序波形图tt4.5.2 二进制计数器?在实际生产的计数器集成芯片中，往往还附加了 一些控制电路，以增加电路的功能和使用的灵活性。 图4-62为可同步预置数的4位同步二进制计数器 74HC163引脚功能图。14 7 10 CET 2 CP 1 Q0 CEP (b) 13 Q1 (b) 74HC163 LD Cr12Q211Q3 TC 9 15D03 4D15D2D36图4-62 4位同步二进制计数器74HC163引脚功能图4.5.2 二进制计数器表4-18 74HC163的功能表工作方式 Cr 清零 预置数 0 1 1 1 CP ↑ ↑ ↑ ↑ CEP × × × 1 输入 CET × × × 1 LD × 0 0 1 Di × 0 1 × 输出 Qi 0 0 1 计数计数保持1 1× ×0 ×× 01 1× ×Qi Qi4.5.2 二进制计数器Cr LD清零送数计数 图4-63 74HC163的波形图保持4.5.2 二进制计数器?用VHDL可以很容易地实现中规模集成计数器的功 能。下面是74HC163二进制计数器的VHDL程序。library IEEE; use IEEE.STD_LOGIC_1164_ALL; use IEEE.STD_LOGIC_ARITH.ALL; entity v74x163 is port ( clk, clr_l, ld_l, enp, ent: in std_ d: in unsigned (3 downto 0); q: out unsigned (3 downto 0); RCO: out std_logic ); end v74x163;4.5.2 二进制计数器architecture v74x163_arch of v74x163 is signal iq: unsigned (3 downto 0); begin process (clk, ent, iq) begin if clk'event and clk='1' then if clr_l='0' then iq &= (others =& '0'); elsif ld_l='0' then iq &= elsif (ent and enp)='1' then iq &= iq + 1; if (iq=15) and (ent='1') then rco &= '1'; else rco &= '0'; q &= end v74x163_4.5.2 二进制计数器?虽然74HC163是4位二进制计数器，具有16个状态， 但如果巧妙地利用预置数和清零端可以实现模数小 于16的任意进制计数器。图4-64是2片74HC163的一 般连接方式，可以实现16×16=256进制计数器。1 Q0 CEP CET CP Q1 Q2 Q3 QCC LD CP Cr Q0 CEP CET CP D0 D1 D2 D3 Q1 Q2 Q3 QCC LD Cr LD Cr74HC16374HC163CP D0 D1 D2 D3图4-64 74HC163的一般级联方式4.5.3 十进制计数器?试用D触发器设计一个十进制同步加法 计数器4.5.3 十进制计数器?十进制计数器共有10个状态，首先要画出原 始状态转换图S0 /0 /1 S9 S8 /0 S7 /0 S6 /0 S5 S1 /0 S2 /0 S3 /0 /0 S4/0图4-65 十进制加法计数器原始状态图4.5.3 十进制计数器?画出编码之后的状态转换图Q4Q3Q2Q1 1001 /00001 /00010 /00011 /00100 /010000111 /001100101 /0/0图4-66 十进制加法计数器编码状态图4.5.3 十进制计数器?画出表示次态逻辑函数和进位输出函数的卡诺图00 00 01 11 10 1/001 0/011 0/0 ××××/× ××××/×10 1/0 ××××/× ××××/×××××/× ××××/× 0/1图4-67 10进制加法计数器次态的卡诺图4.5.3 十进制计数器?由次态卡诺图写出触发器的状态方程n n n Q4 ?1 ? Q1n ? Q2 ? Q3n ? Q1n ? Q4 n n Q3n ?1 ? Q1n ? Q2 ? Q3n ? Q1n ? Q3n ? Q2 ? Q3nn n n n Q2 ?1 ? Q1n ? Q2 ? Q4 ? Q1n ? Q2n Q1n ?1 ? Q1n C ? Q4 ? Q1nn C ? Q4 ? Q1n4.5.3 十进制计数器?将状态方程和D触发器的特性方程比较，得驱动方 程n n D4 ? Q1n ? Q2 ? Q3n ? Q1n ? Q4 n n n D3 ? Q1n ? Q2 ? Q3n ? Q1n ? Q3n ? Q2 ? Q3n ? (Q1n ? Q2 ) ? Q3nn n n D2 ? Q1n ? Q2 ? Q4 ? Q1n ? Q2D1 ? Q1n4.5.3 十进制计数器?根据驱动方程和输出方程画出的逻辑图4-68所 示。图4-69为其波形图。& FF1 1D C1 R CP 1 图4-68 D触发器构成的十进制计数器 Q Q & & ≥1 FF2 1D C1 Q Q & =1 FF3 1D C1 R Q & FF4 & C≥1 1DC1 RQ QRQ4.5.3 十进制计数器CPO Q1O Q2 O Q3 O Q4 O C O 图4-69 十进制计数器的时序波形图tttttt4.5.3 十进制计数器表4-19 十进制计数器的状态转换表CP的顺序 1 2 3 4 5 6 7 8 9 10n n Q4 Q3n Q2 Q1n n n Q 4 ?1 Q3n ?1Q 2 ?1 Q1n ?1进位输出C 0 0 0 0 0 0 0 0 0 1 0 1 1 1 0 10 0 0 0 0 0 0 0 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 0 0 0 0 1 1 1 10 0 1 1 0 0 1 1 0 0 1 1 0 0 1 10 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 0 0 0 0 0 0 1 1 0 1 0 1 0 1 10 0 0 1 1 1 1 0 0 0 0 1 1 1 1 00 1 1 0 0 1 1 0 0 0 1 0 0 0 1 01 0 1 0 1 0 1 0 1 0 1 0 1 0 1 04.5.3 十进制计数器?可预置数的同步BCD 十进制计数器。74HC160的引脚 功能图、引脚图和逻辑功能与74HC161完全相同(如图 4-70所示)，唯一的区别是在计数码制上，74HC161是 4位二进制码，而74HC160是BCD十进制码。表4-20为 11 74HC160的功能表。 14 13 127CEP 10 Q0 Q1 Q2 Q3 15TC9 74HC160 LD 1 D0 3 4 D1 D2 5 D3 6 CrCET2 CP图4-70 74HC160的引脚功能图4.5.3 十进制计数器表4-20 74HC160的功能表工作方式 Cr 清零 0 CP × CEP × 输入 CET × LD × Di × 输出 Qi 0预置数计数 保持1 11 1 1↑ ↑↑ × ×× ×1 0 ×× ×1 × 00 01 1 10 1× × ×0 1计数 Qi Qi4.5.3 十进制计数器?可同步预置数的同步BCD 十进制计数器 (Presettable synchronous BCD synchronous reset) 74HC162和74HC160的引脚功 能、逻辑功能完全相同，只不过74HC162是同步清 零，即当清零端为低电平时，时钟上升沿到来后， 计数器的输出Q0～Q3才被置零。4.5.4 可逆计数器?74HC190是异步预置数的同步BCD十进制可逆计数器 (Presettable synchronous BCD decade up/down counter)，它包含4个主从JK触发器，具有异步预置 数和加/减计数功能。图4-71是其时序波形图和引脚 排列图。表4-21为74HC190的功能表。4.5.4 可逆计数器送数加计数保持减计数(a)74HC190(b)图4-71 74HC190的时序波形图和引脚功能图 (a)时序波形图 (b)引脚功能图4.5.4 可逆计数器表4-21 74HC190的功能表工作方式PL U /D输入 CE CP Dn输出 Qn预置数 加计数0 0 1× × 0× × 0× × ↑0 1 ×0 1 加计数减计数保持111×01↑×××减计数Qn4.5.5 用中规模集成计数器 构成任意进制计数器?采用SSI触发器和逻辑门来设计计数器的方法， 目前已很少采用。市场上有大量的、各种类型的 MSI计数器产品出售，应该优先考虑选用MSI计数 器产品，尤其是高集成度的CMOS多位计数器产品， 以减少电路的体积、降低功耗和成本、提高计数 器电路工作的可靠性。4.5.5 用中规模集成计数器 构成任意进制计数器?在中规模同步计数器中，使用较多的有十进制 74HC160和二进制74HC161、74HC163计数器。清零 方式有直接清零(74HC160和74HC161)和同步清零 (74HC163) 2种。 ?4位二进制同步计数器74HC161和74HC163等可以连 接成一个任意模数M(M&16)的计数器。下面分别采 用反馈预置数法和反馈复位法实现M＝12的计数器。4.5.5 用中规模集成计数器 构成任意进制计数器?⒈ 反馈预置数法?反馈预置数法是用译码电路检测计数器的状态， 当计数器到达被检测的状态时，译码电路输出低 电平(或高电平)，把译码电路的输出反馈到MSI计 数器的预置数端，使预置数端出现有效电平。利用 预置数端的异步/同步预置功能，将数据输入端所 加的预置数装入计数器，从而实现预定模数的计数。4.5.5 用中规模集成计数器 构成任意进制计数器?⑴ 用预置数端复位法 对于十二进制计数器 ，对于十二进制计数器， 当输入12个计数脉冲后，Q3Q2Q1Q0 =0000，使计 数器回到全0状态。而4位二进制加法计数器74HC161 和74HC163是同步预置数，当输入11个计数脉冲后， Q3Q2Q1Q0 =1011，所以要用74HC161和74HC163构成 12进制计数器，当计到Q3Q2Q1Q0=1011，时，应使 计数器Q3Q2Q1Q0=0000。如图4-72为其状态转换图。 逻辑图如图4-73所示。4.5.5 用中规模集成计数器 构成任意进制计数器01 01 00 0111图4-72 十二进制计数器状态转换图1 Q0 CEP CET CP Q1 Q2 Q3 QCC LD Cr&74HC163/161CPD0 D1 D2 D31图4-73 74HC163/161构成的十二进制计数器4.5.5 用中规模集成计数器 构成任意进制计数器?⑵ 采用预置数端置任意数清零0000000100100011010011110101111001101101011111001000101110011010图4-74 十二进制计数器状态转换图4.5.5 用中规模集成计数器 构成任意进制计数器?⑵ 采用预置数端置任意数1 Q0 CEP CET CP CP D0 D1 Q1 Q2 Q3 QCC LD Cr 1 174HC163/161D2 D3 1000图4-75 十二进制计数器置最小数4.5.5 用中规模集成计数器 构成任意进制计数器?⑵ 采用预置数端置任意数1 & 1 Q0 CEP CET Q1 Q2 Q3 1 1 1 1 1 &1 QCC LDCr 1 Q0 CEP CET CP Q1 Q2 Q3QCCLD Cr 174HC163/161 D0 1 D1 D2 D3 1 174HC163/161CP 1D0 D1 D2 D3图4-76 预置最大数构成十二进制计数器0 1 0 1 图4-77 跳过中间数构成十二进制计数器4.5.5 用中规模集成计数器 构成任意进制计数器?⒉ 反馈复位法?反馈复位法也是用译码电路来检测计数器的状态，当 计数器到达被检测的状态时，译码电路输出低电平(或 高电平)。把该信号反馈到MSI计数器的清零端(复位端、 复0端)，使清零端出现有效电平。4.5.5 用中规模集成计数器 构成任意进制计数器?⒉ 反馈复位法 ?⑴ 直接清零法?74HC161等计数器是采用直接清零方式工作的。 利用清零端 r 可以实现任意进制计数器。图4-78 C 是其状态转换图，4-79是其逻辑图。无CP 1100 多 余CP 态 10 01101110101001100001110110图4-78 直接清零法的十二进制计数器状态转换图4.5.5 用中规模集成计数器 构成任意进制计数器?⒉ 反馈复位法 ?⑴ 直接清零法1 Q0 CEP CET CP CP D0 D1 D2 D3 74HC161 Q1 Q2 Q3 QCC LD Cr 1&图4-79 直接清零法构成十二进制计数器4.5.5 用中规模集成计数器 构成任意进制计数器?⒉ 反馈复位法 ?⑵ 同步清零法?74HC163具有同步清零功能。利用它的同步清零端 C r 同样可以实现任意进制计算器。1 Q0 CEP CET CP CP D0 D1 D2 D3 74HC163 Q1 Q2 Q3 QCC LD Cr 1 &图4-80同步清零复位法构成十二进制计数器4.5.5 用中规模集成计数器 构成任意进制计数器?【例4.8】试用2片同步十进制加法计数器 74HC160接成100进制计数器。4.5.5 用中规模集成计数器 构成任意进制计数器?解：本例中要实现100进制计数器，将两片74HC160 按并行进位方式或串行进位方式连接即得100进制计 数器。 ? 图4-81所示电路是并行进位方式的接法。以个位的 进位输出QCC作为十位的使能控制端CEP和CET输入， 每当个位计数到9(1001)时QCC变为1，下个CP信号到 达时十位为计数工作状态，计数器加1，而个位计数 到0(0000)时，它的QCC端回到低电平。个位的CEP和 CET恒为1，始终处于计数工作状态。4.5.5 用中规模集成计数器 构成任意进制计数器4.5.5 用中规模集成计数器 构成任意进制计数器?【例4.9】试用2片同步十进制加法计数器 74HC160实现60进制计数器。4.5.5 用中规模集成计数器 构成任意进制计数器?解：74HC160是同步十进制加法计数器，利用它实现 60进制计数器，需要2片分别作为个位和十位进行计 数。个位完成十进制计数，不需要进行译码，只需将 其进位输出信号取反连接十位计数器的时钟输入端， 作为十位的时钟脉冲信号，十位计数器连成六进制计 数器，需要对Q3Q2Q1Q0＝0101进行译码，即当计数器 计到第59个时钟脉冲时，十位计数器的预置数端得到 低电平，当第60个脉冲到来时，个位计数器复位，十 位计数器将数据输入端的数据0000送入计数器，完成 一个计数周期。电路如图4-82所示。此时，2片 74HC160电路是以串行方式级联的。4.5.5 用中规模集成计数器 构成任意进制计数器4.5.6 移位寄存器型计数器?⒈ 环型计数器?串/并转换是移位寄存器的数据应用，而移位寄存 器还有非数据应用。将移位寄存器的输出以一定 的方式反馈到串行输入端构成移位寄存器型计数 器。与二进制计数器不同，移位寄存器型计数器 的计数顺序，既不是二进制的升序也不是降序， 但这种计数器在许多控制领域中却十分有用。4.5.6 移位寄存器型计数器?⒈ 环型计数器?图4-83为四位环型计数器的逻辑图。它是将左移 移位寄存器的串行输出端直接反馈到串行输入端 得到的环型移位寄存器。FF0 FF1 D D FF2 D C1 Q Q FF3D C1QC1QC1CP 图4-83环型计数器4.5.6 移位寄存器型计数器?⒈ 环型计数器有效循环(Q3Q2Q1Q0)
无 效 循 环 0011 (Q3Q2Q1Q0) 10000001011000010011111010100111001011图4-84计数器的状态转换图?这样用电路的不同状态能够表示输入时钟脉冲的 个数，即可以把它作为时钟脉冲信号的计数器。4.5.6 移位寄存器型计数器?在许多场合下需要计数器能自启动，即当电路进入任 何无效状态都能在时钟信号作用下自动返回有效循环 中去。通过在输出与输入之间接入适当的反馈逻辑电 路，可以将不能自启动的电路修改为能够自启动的电 路。图4-85 能自启动的4位环形计数器4.5.6 移位寄存器型计数器?⒈ 环型计数器?根据图4-85的逻辑图得到它的状态方程为4.5.6 移位寄存器型计数器?⒈ 环型计数器?并可画出电路的状态转换图，如图4-86所示。图4-86电路的状态转换图4.5.6 移位寄存器型计数器?⒉ 扭环型计数器?环形计数器是反馈逻辑函数中最简单的一种，如果 将环型计数器的反馈函数改成，即为扭环型计数器。 扭环型计数器亦称约翰逊(Johnson)计数器，如图 4-87所示。FF0 D C1 Q D C1 Q FF1 D C1 Q FF2 D FF3C1QCP图4-87 扭环型计数器4.5.6 移位寄存器型计数器?⒉ 扭环型计数器有效循环 无效循环 Q1Q0 011000000001010110111000011100101101110011101111100101001010图4-88 扭环型计数器状态转换图4.5.6 移位寄存器型计数器?⒉ 扭环型计数器?为了实现自启动，可将图4-87电路的反馈逻辑函 数稍加修改，令 D0 ? Q1 ? Q2 ? Q3 ，得到图4-89的 电路和4-90的状态转换图。图4-89 能自启动的扭环型计数器4.5.6 移位寄存器型计数器?⒉ 扭环型计数器图4-90 图4-101的状态转换图4.6 顺序脉冲发生器?在计算机和数控装置中，常需要按照人们事先规定 的顺序进行运算和操作；而顺序脉冲发生器(节拍脉 冲发生器)是一种常用的逻辑部件。?图4-91是由三位异步二进制加法计数器和输出高电 平有效的译码器构成的顺序脉冲发生器逻辑图。异 步二进制加法计数器由D触发器组成。状态转换图如 图4-92所示。4.6 顺序脉冲发生器T0 T1 T2 T3 T4 T5 T6 T7 译码器 1 & 1 & 1 & 1 & 1 & 1 & 1 & 1 &Q0 Q0 Q1 Q1 Q2 Q2 Q 1D FF2 Q C1 Q 1D FF1 Q C1 Q 1D FF0 Q C1 计数器时钟脉冲输入端 图4-91 顺序脉冲发生器逻辑电路4.6 顺序脉冲发生器CP T0 000 001 010 011 T1 T2123456789111110101100T3 T4 T5 T6 T7 4-93 顺序脉冲发生器波形图图4-92 顺序脉冲发生器的状态转换图4.6 顺序脉冲发生器?图4-93是其工作波形图。在上述异步计数器中，其 工作方式是异步的，在CP的作用下，触发器不同时 翻转，有先有后，在每次变化时，可能有两个或两 个以上触发器翻转，故产生竞争冒险。图中的尖脉 冲就是竞争冒险现象在译码器输出端产生的干扰脉 冲。表4-22为产生干扰脉冲的状态。4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒈ 利用输入脉冲封锁译码门 ?与清除竞争冒险时采用的方法相同，引入封锁脉 冲在可能产生干扰脉冲的时间里封锁住译码门。 如图4-94(a）所示。图(b)为其输出波形。此时的 顺序脉冲不再是一个接一个。4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒈ 利用输入脉冲封锁译码门1 CP T0 &T1&T7 &计 数 器(a) CPT1 T2 T3 1 2 31(b)图4-94用时钟脉冲封锁以消除干扰脉冲 (a)逻辑电路 (b)波形4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒉ 采用扭环型计数器 ?特点：每次状态变化时，仅有一个触发器翻转，故 可消除干扰脉冲。用约翰逊计数器构成的顺序脉冲 发生器逻辑图如图4-95所示。其有效循环状态和译 码器输出函数如表4-23所示。4.6 顺序脉冲发生器?消除干扰脉冲的方法T0 T1 T2 & T3 T4 & T5 & T6T7&?⒉ 采用扭环型计数器&&&&Q3 Q2Q3 Q2Q1Q01D Q C1 Q FF3 CP 图4-95 用约翰逊计数器构成的顺序脉冲发生器 1D Q C1 Q FF2 1D Q C1 Q FF1 1D Q C1 Q FF0Q1Q04.6 顺序脉冲发生器?消除干扰脉冲的方法?⒉ 采用扭环型计数器4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒊ 采用环型计数器 ?特点：不需要译码器。环型计数器的有效循环中的 每一个状态都有一个1。每个触发器的Q端就可以输 出对应的脉冲。虽然计数器由一个状态到下一个状 态有两个触发器翻转，但因没有译码器，因此不产 生干扰脉冲。图4-96为八位环型计数器构成的顺序 脉冲发生器逻辑图。其工作波形如图4-97所示。4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒊ 采用环型计数器T0 T1 T2 T3 T4 T5 T6 T7FF0 J C1 K Q Q JFF1 Q JFF2 QFF3FF4FF5 J C1 Q JFF6 Q JFF7 QJC1QJC1QC1 K QC1 K QC1 Q K QC1 K QKQKQKCLR RD CP 图4-96 用环型计数器构成的顺序脉冲发生器 RD RD RD RD RD RD RD4.6 顺序脉冲发生器?消除干扰脉冲的方法?⒊ 采用环型计数器本章小结?时序电路在逻辑功能上的特点是任一时刻的 输出信号不仅和该时刻的输入信号有关，而且 还与电路原状态有关。?通常用于描述时序电路逻辑功能的方法有逻辑 函数表达式(包括状态方程、驱动方程和输出方 程)、状态转换表、状态转换图和时序图等几种。?为了记忆电路的状态，时序电路必须包含存 储电路，同时存储电路又和输入逻辑变量一起， 决定输出的状态，这是时序电路在电路结构上 的特点。本章小结?触发器是构成各种复杂数字系统的一种基本 逻辑单元。触发器逻辑功能的基本特点是可以 保存1位二值信息。因此，又把触发器叫做半 导体存储单元或记忆单元。 ?由于输入方式以及触发状态随输入信号变化 的规律不同，各种触发器在具体的逻辑功能 上有所差别。 ?从电路结构形式上可以把触发器分为基本RS 触发器、同步RS触发器、主从触发器、维持阻 塞触发器、利用CMOS传输门的边沿触发器以及 利用传输延迟时间的边沿触发器等不同类型。本章小结?本章介绍的寄存器、移位寄存器、计数器、 顺序脉冲发生器只是其中常见的几种。因此， 必须掌握时序电路的共同特点和一般的分析方 法和设计方法，才能适应对各种时序电路进行 分析或设计的需要。 ?由于时序电路通常包含组合电路和存储电路 两部分，所以时序电路中的竞争―冒险现象也 有两个方面。
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