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现在芯片制造商在 14/16nmFinfet 制程的竞争进入了白熱化阶段，而下一阶段的 10nm 和 7nm 的角逐也进入了预热阶段与此同时，业界也正在推动工艺制程走向 5nm

TSMC 表示，他们希望在 2020 年推出其 5nm 的工艺而彡星、格罗方德和英特尔也都在这个节点上投入了大量的金钱进行研发。

但我们可以明确知道的是在 5nm 的时候，芯片制造商会面临很多未知的挑战最基本的一点，我们连 5nm 真正到来时间和具体规格都没能确定更不用说可能面对的技术和经济方面的挑战。退一万步就算 5nm 真嘚确定下来，按照目前的演进最终也就是只有几家公司能够承担起 5nm 制程的高昂费用。

“我目前的想法是 5nm 是会实现但是直到 2020 年前，我们嘟不会看到大批量的投产” Gartner 的分析师 Bob Johnson 表示。如果你问我真正的量产时间我觉得这个时间会是 2021 或者 20222 年， Bob 补充说

根据 Bob 的观点，设计一个鈳用的 5nm SoC 的成本会达到 5 亿美元对比于 7nm SoC 的 2.71 亿美元，成本基本翻了一番

和 28nm 的平面型器件相比，更是天价前者的价格是后者的 9 倍。

对于那些想把制程推进到 5nm 的企业来说他们只有两个选择，一个是 FinFet 另一个是横向的 gate-all-around FET 。

实际上业界也围绕 GAA 上做了很多功夫。

按照 Intel 架构和集成方面嘚资深 Fellow Mark Bohr 的观点 GAA 晶体的三个基本特征管能够提供比 FinFet 更好的静电特性，这个可满足某些栅极宽度的需求

但业界关于 GAA 的讨论还没有定性，因為还有些厂商考虑在 5nm 的时候使用 FinFET

除了架构之外， 5nm 还要面临的一个挑战就是市场的容量问题 5nm 的投资回报比也是业界顾虑的一个因素。 Bobr 方媔认为 5nm 的世代是会出现，且会覆盖很多类型的产品

就目前情况看来，尽管 Fab 厂面临的挑战比较多但 GAA 引起的争议还是比较大的。因为它會给 patterns, gates, 纳米线和内部连接带来极大的挑战除此之外，制程控制对晶圆厂来说也是一个噩梦当然，如何平衡 GAA Fet 的成本也是很关键的

为了帮助业界了解更多关于 GAA Fet 的细节，我们特意带大家去了解一下这个基本的制程流程和这个技术将会面临的挑战另外，我们还会带大家去关注鉯下未来的设备例如 omplementaryFETs 和垂直纳米线。

现在的业界在 FinFet 上的竞争已经进入了白热化阶段但是他们当中没有一个能够取得领先位置。

例如在邏辑器件里面其甜蜜节点依然是 40nm 和 28nm 这两个平面节点。

很多晶圆厂最近在 28nm 的营收表现甚至出现了很大幅度的攀升尤其是在通信那块。 UMC 的 CEO 顏博文表示在 UMC 最近的一个电话会议里面，他提到 UMC 的 28nm 产线的使用率在 2016 年第三季度上升到 90% 较前一季度的 70% 有了很大的提升，他补充说

制程從 22nm 到 16nm/14nm 演变的过程中，芯片制造商的晶体的三个基本特征管从平面型进化到 FinFet 其中最大的一个原因就是 FinFet 可以解决平面型设备的短沟道问题。茬 FinFet 的时候通过在 Fin 的三面环绕 gate ，可以达到很好的控制电流的效果最后， FinFET 终于走进了主流

三星的晶圆市场高级经理 Kelvin Low 表示，在 7nm 前我们已經看到了挑战。我们倾向于在缩小 CPP 的时候提高 Vcc （工作电压）但我们认为我们在 7nm 的 CPP 尺寸面临了很大的挑战。因此我们认为这需要不一样的設备结构和不同的技术去满足这种需求

此外，内部铜导线在现在的节点变得越来越紧凑这就提高了芯片的 RC 延迟，我们希望 RC 延迟得到很恏的盖上 Low 表示。

根据主流的观点他们认为 FinFet 是可以扩展到 5nm 的，虽然这需要一些新的沟道材料的支持例如为 pMOS 注入 SiGe 。

应用材料的策略规划主管 Mike Chudzik 表示这样做可以不但可以让你获得想要的性能，还不需要缩小 fin 的高度但实际上，这样做是不允许你去缩小的栅极长度但改善了迻动性。

“你可以缩小你的 fin 但你会发现，你会受到量子限制在你的 fin 变窄的时候，你的能带隙会提升然后你的阈值电压就会发生漂移”， Chudzik 说

这就是为什么芯片制造商对 GAA 产生兴趣， GAA 比我们现在做的所有东西都要复杂但对于 FinFet 来说，这是一个自然进化 Lam Research. 的 CTO 和高级 VP Dave Hemker 表示。

传統的平面器件（左）和现在的Finfet器件（右）

GAA Fet 包含了三个或者更多的纳米线形成沟道的纳米线悬空且从源极跨到漏极。其尺寸是惊人的 IMEC 最菦介绍的一个 GAA fet 的纳米线只有 8nm 直径。

控制电流流动的 HKMG 架构能够填补源极和漏极之间的差距

于是，问题已经很清晰了我们为什么需要 GAA 。

“實际上我认为在其在静电学上面的性能是不够优越的”，应用材料的 Chudzid 表示你对 GAA 抱有期望是因为其可变性以及其可变的性能。

他表示從 FinFet 向 GAA 的转变并不会有很大的优势，当中你只是获得了对晶体的三个基本特征管静电性能控制的提升

Fried 也指出， GAA 最大的提升在于缩小了栅极寬度这样你就可以得到一个全环绕和一点的静电性能的控制。当然 gate 的缩小是必不可少的。

由于每个技术都有优缺点现在让你选择 5nm 的架构，相信你心里已经有了答案

芯片制造商也面临艰难的决定。

“未来将会有两个、三个甚至更多的 Finfet 节点未来是否替换材料也是一个問题，是否选择水平纳米线也是一个关键” Lam 的 Hemker 表示。但晶体的三个基本特征管是不变的但问题的关键是你是否能获得你想要的尺寸而巳。

当然在 5nm 的时候，你还可以有其他的而选择例如 2.5D 堆栈的 die ， 3D 的设备和其他等等

制造 GAA fet 的方法有很多种，一个简单的方法是芯片商在 pFET 囷 nFET 架构的沟道材料商做个选择。如在 pFET 上选硅 Ge 或者 SiGe ，在 nFET 上选硅、 SiGe 、 Ge 或者三五族材料

Ge 和三五族材料的迁移特性比硅高，但这些特殊材料面臨缺陷和可靠性的问题因此一个简单的做法是使用 Si 或者 SiGe 。硅锗对比于锗和三五族半导体其优势是很明显的。 IMEC 的逻辑设备和集成主管 Dan Mocuta 表礻

IMEC 的 GAA 制程是通过在 CMOS 衬底上部形成一个超结晶格子结构， IMEC 的超结晶格子结构是一个方形的架构其包含了一个交互堆栈的 Si 和 SiGe 层。理想情况丅一个堆栈会包含三层的 SiGe 和三层的硅。

一旦超晶格堆栈开发完成 FinFet 就已经形成了。

在 GAA 里 Fin 是在侧边的。当然制程步骤和传统的 FinFet 是一样嘚。从一个离子注入机使用传统的掺杂技术就会在超晶格方形堆栈的顶部形成了源极和漏极。源极会在堆栈的一端形成漏极则会在另┅端完成。

在这个步骤之后顶部的超晶结构则会以字母 H 的形式 pattern 。在经过了几道光刻和刻蚀之后这个结构就会和字母 H 很像，而这个 H 形状嘚图案是平躺的

类似 H 图案的两个高层结构物分居两端，分别充当源极和漏极中段就是 fin 的一部分。

在这过程中也会面临一些挑战例如茬 pattern 的时候，现在有两个光刻的选择 EUV 光刻和 193nm 沉浸式光刻。 EUV 和沉浸式光刻在 5nm 的时候都需要多多层的 pattern

尽管业界希望在 7nm 和 5nm 的时候使用 EUV ，减少 pattern 的步骤但是在 5nm 的时候，芯片制造商是可以选用这两种方案的

“没有 EUV ， Mask 会爆增但有了 EUV ， Mask 就可以减少了从而降低成本”，三星的 Low 表示

泹目前看来， EUV 还是没有量产因为它在光源、光刻胶和 Mask 方面都面临挑战。

ASML 同样也将其光刻机的功率从 80 瓦特提升到 125 瓦这就会将晶圆的产量從 55 、 65 片每小时提升到 85 片每小时。除此之外 ASML 的新一代产品 NEX:3400B 也准备好了，这个针对 5nm 的产品拥有 13nm 的分辨率

ASML 打算在今年或者明年推出一款两百瓦甚至更高瓦数的设备。但是芯片制造商则希望和以前一样能够拿到 250 瓦的设备，这样就可以将其产能提高到最大那就是 125 片每小时。

“為了让 EUV 满足我们的需求我们还有很多的工作要做”， GlobalFoundries 的技术研究高级主管和高级 fellow 表示

芯片制造商同样希望 EUV 抗蚀剂能让其 pattern 的间距在 30nm 以下。

“如果抗蚀剂的灵敏度每平方厘米有 20 焦耳的话那么这个花费就和沉浸式的三倍 pattern 差不多”， Levinson 表示

“基于目前的数据， 20 焦耳是可以达到嘚在 7nm 的时候， 30 焦耳也是没问题的这并没有给我们带来类似于沉浸式三倍 pattern 的花费。但使用 EUV 还是有其他优势的在 7nm 的时候选择 EUV 是非常正确嘚”，他补充说 .

下一步可能就是 GAA 面临的最大挑战那就是制造纳米线。

在 pattern 之后如上文所述，形似 H 的结构两端分别代表源极和漏极我们僦得在中段制造纳米线。

在这个步骤 IMEC 和其他供应商已经开发出一个可替代的金属栅极工艺。一开始中间段是一个包含了交替堆栈硅和矽锗层的超晶格结构。

使用可替代工艺目标就是把交替层中的 SiGe 层移除，这样就会只剩下硅层且在硅层之间留下了一个空间。基本上来說每一个硅层就形成了纳米线的基础，每个纳米线在 SiGe 的“压迫”之下会提升沟道的移动性。

理想情况下一个设备会有三层独立的纳米线，每个纳米线都在一个水平方向运行同时每个纳米线都是悬空且从源极穿到漏极。

基本上这三层纳米线相互之间是放置在顶部的（顶部、中部和顶部），同时纳米线是有分割空间分开的互相也不会碰到。

在栅极替换过程中芯片制造商使用一个刻蚀工具去移除材料。但传统的刻蚀工具在 GAA 上可能达不到想要的尺寸

挑战就是在 15 挨（ 1 挨等于 0.1nm ）甚至更小的间隙里移除硅锗，且在移除硅锗的过程中不能幹扰到设备的其他部分。

在这个过程中芯片制造商可能需要用到下一代的刻蚀技术 atomic layeretch(ALE) ，这个可以在原子尺度上有选择且精确地移除目标材料理论上， ALE 可以移除硅层之间的硅锗而不会破坏剩下的部分。

“这个方法是可以有选择性的去除硅锗这样你就能生成纳米线”，应鼡材料的全球产品经理 Matt Cogorno 表示

然而，我们还需要面临其他挑战

在纳米线下面，会有一个寄生沟道你需要找个方法去阻隔寄生沟道的泄露， IMEC 的做法是一个叫做地平面掺杂的方式我们会在沉积超晶格结构之前掺杂这个区域，这样的话就会阻止泄露且提升亚阈值斜率 IMEC 的 Mocuta 表礻。

现在设备需要一个栅极，使用 atomic layerdeposition (ALD), HKMG 材料被放置在源极和漏极的狭小间隙之间。这样的话栅极就会被每个纳米线包围。

在这里会面临佷多放置的挑战 Coventor 的 Fried 表示。

在一个 Finfet 你看栅极的沟槽，你可以看到 fin 因此你可以把材料放置在任何地方，你只需对 fin 的侧墙有点担心但你鈳以看到你放置的任何地方。

但在 GAA 这是一个完全不同的故事。

现在你看向那个沟槽你只看到那些线，我需要把材料放置在指定的位置同时我还需要一个高质量的保护涂层， Fried 表示

其他人也认同这个观点。

ASMI 的全球产品市场主管 MohithVerghese 说无论你是在线周围涂层，还是线的下面塗层你并没有任何对准线，你只有祈求化学工作能够完美

我们会看到热 ALD 的再次出现，这完全依赖于化学 Verghese 表示。热 ALD 包括了一个带有两個反应物的二进制进程 A 和 B 。 A 反应物被注入 ALD 里面晶圆被加工然后化学物被清洗，然后化学物 B 经历同样的操作

最后，在 5nm 的时候内部连接会成为最大的挑战。

为了解决 RC 延迟的问题芯片制造商需要新的突破。这是一个很大的问题 Lam 的 Hemker 说。你需要从各个方面解决这个问题這是一个有关材料、设备、集成方案和设备布局多方面综合的解决方案。

虽然不确定是否会实现但是芯片制造商在研发过程中会关注 3nm 和其他更先进的制程。

在 3nm 的时候产业或许会探索水平 GAA fet 和垂直纳米线 FET 。

“我们现在正在和某些大学就垂直纳米线的相关研究进行合作如果能够成功，这回事一个很大的进步现在你从密度上解耦晶体的三个基本特征管的性能，你需要将其尺寸变得越来越小这样每更新一代進程，泄露就会增加泄露的多少取决于先的长度。同时其堆积密度就是其直径现在则更加独立了，你仍然需要去蚀刻这些东西并制造与此同时，你还有很多的工作要做” Hemker 说。

这个设备有点像水平的 GAA 每个纳米线就是 nFET ，然后下一个就是 Pfet 等等注入类似。

“你在三维孤竝这些设备并对战起来这可能是一个思考模式的转移，这是电路密度的一个彻底转移这就真的是一个大挑战了”。 Fried 表示

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