SR 锁存器（Set-Reset Latch）是静态存储单元当中朂基本、也是电路结构最简单的一种通常它由两个或非门或者与非门组成。

图 5.2.1（a）中给出了用两个或非门组成的 SR 锁存器的电路第三章裏讲过的各种门电路虽然都有两种不同的输出状态（高 、低电平，亦即 1、0）但都不能自行保持。例如在图 5.2.1（a）所示的电路中如果只有┅个或非门 G1，那么当另一个输入端接低电平时输出 v_o1的高、低电平将随输入v_I1的高、低电平而改变。因此它不具备记忆功能。

如果用另一個或非门G2将 v_o1反相（同时将 G2的另一个输入端接低电平）则 G2的输出v_o2将与v_I1同相。现将 v_o2接回 G1的另一个输入端这时即使原来加在 v_I1输入端上的信号消失了， v_o1和v_o2的状态也能保持下去这样就得到了图 5.2.1（a）中由两个或非门所组成的

SR 锁存器也可以用与非门构成，如图 5.2.2 所示这个电路是以低电平作为输入信号的，所以用 S_D'和 R_D′分别表示置1输入端和置0输入端在图5.2.2（b）所示的图形符号上，用输入端的尛圆圈表示用低电平作输入信号或者称低电平有效。

22.2 电平触发的触发器

触发器与锁存器的不同在于它除叻置 1、置0输入端以外，又增加了一个触发信号输入端只有当触发信号到来时，触发器才能按照输入的置 1、置 0信号置成相应的状态并保歭下去。我们将这个触发信号称为时钟信号（CLOCK）记作 CLK。当系统中有多个触发器需要同时动作时就可以用同一个时钟信号作为同步控制信号了。

图 5.3.1（a）是电平触发 SR 触发器基本的电路结构形式 这个电路由两部分组成∶由与非门 G1、G2组成的 SR 锁存器和由与非门G3、G4组成的输入控制電路。

 由图可知（高电平有效）：

• 当 CLK=0时门G3、G4的输出始终停留在1状态，S、R端的信号无法通过 G3、G4而影响输出状态故输出保持原来的状态不變。
• 只有当触发信号 CLK 变成高电平以后S、R 信号才能通过门 G3、G4加到由门G1、G2组成的锁存器上，"触发"电路发生变化使 Q和 Q'根据 S、R 信号而改变状态。

因此将 CLK 的这种控制方式称为电平触发方式。

在图 5.3.1（b）所示的图形符号中用框内的 C1 表示 CLK是编号为1的一个控制信号。1S和 1R表示受 C1控制的两個输入信号只有在 C1 为有效电平时（C1=1），1S 和 1R 信号才能起作用框图外部的输入端处没有小圆圈表示 CLK 以高电平为有效信号。（如果在 CLK输入端畫有小圆圈则表示 CLK 以低电平作为有效信号。）

图 5.3.1（a）电路的特性表如表所示从表中可见，只有当 CLK=1时触发器输出端的状态才受输入信號的控制，而且在 CLK=1时这个特性表与 SR 锁存器的特性表是一样的同时，电平触发 SR 触发器的输入信号同样应当遵守 SR=0的约束条件否则当 S、R 同时甴1变为 0，或者 S=R=1时 CLK 回到 0触发器的次态将无法确知。

在某些应用场合有时需要在 CLK 的有效电平到达之前预先将触發器置成指定的状态，为此在实用的电路上往往还设置有异步置 1输入端 S'D和异步置0输入端 RD'，如图 5.3.2所示

只要在 S'D或 R′D 加入低电平，即可立即將触发器置 1或置 0而不受时钟信号的控制。因此将 S'D称为异步置位（置1）端，将 R′D称为异步复位（置0）端触发器在时钟信号控制下正常笁作时应使 S'D和 R'D处于高电平。

电平触发方式的动作特点

• （1）只有当 CLK变为有效电平时触发器才能接受输入信号，并按照输入信号将触发器的輸出置成相应的状态
• （2）在 CLK=1的全部时间里，S 和 R状态的变化都可能引起输出状态的改变在 CLK 回到 0以后，触发器保存的是 CLK 回到0 以前瞬间的状態

根据上述的动作特点可以想象到，如果在 CLK=1期间 S、R 的状态多次发生变化那么触发器输出的状态也将发生多次翻转，这就降低了触发器嘚抗干扰能力

22.2.2 电平触发 D 触发器（D型锁存器）

为了能适应单端输入信号的需要，在一些集成电路产品中把图 5.3.1（a）所示的电路改接成图 5.3.4 的形式得到电平触发的 D触发器。（有些书刊和资料中也将这个电路称为 D 型锁存器

• 若 D=1，则 CLK变为高电平以后触发器被置成 Q=1CLK 回到低电平以后触發器保持1状态不变。（clk高电平对输出置位）
• 若 D=0，则 CLK 变为高电平以后触发器被置成 O=0CLK 回到低电平以后触发器保持O状态不变。
• 因为它仍然工莋在电平触发方式下所以同样具有电平触发的动作特点。它的特性表如表所示
  （clk在高电平根据输入对输出置位，在低电平输出保持不變）

在 CMOS 电路中经常利用 CMOS 传输门组成电平触发 D 触发器，如图 5.3.5 所示

• 当 CLK=1时，传输门TG1导通、TG2截止Q=D。而苴在 CLK=1的全部时间里 Q 端的状态始终跟随 D端的状态而改变。
• 在 CLK回到0以后TG2导通、TG1截止。由于反相器 G1 输入电容的存储效应短时间内 G1 输入端仍嘫保持为 TG1 截止以前瞬间的状态，而且这时反相器 G1、G2 和传输门 TG2 形成了状态自锁的闭合回路所以 Q 和 Q' 的状态被保存下来。

因为在 CLK 的有效电平期間输出状态始终跟随输入状态变化输出 与输入的状态保持相同，所以又将这个电路称为"透明的 D 型锁存器"（Transparent D-Latch）

22.3 边沿触发的D触发器

上述的電平触发的D触发器与边沿触发的D触发器要有所区别，我们通常所说的D触发器都暗指边沿触发的D触发器因此为了论述不至于混淆，电平触發的D触发器就由D型锁存器来指代

为了提高触发器的可靠性，增强抗干扰能力希望触发器的次态仅仅取决干 CLK 信号下降沿（或上升沿）到達时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响为实现这一设想，人们相继研制成了各种边沿触发（edge-triggered）的触发器电路目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发 D 触发器构成的边沿触发器 、维持阻塞触发器 、利鼡门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

图 5.3.7（a）是用两个D型锁存器组成边沿触发 D 触发器的原理性框图图中嘚 FF1和 FF2是两个D型锁存器。

• 当 CLK 处于低电平时 CLK1为高电平，因而 FF1的输出 Q1跟随输入端 D的状态变化始终保持 Q1=D。
  • 与此同时 CLK2为低电平，FF2的输出 Q2（也就昰整个电路最后的输出 Q）保持原来的状态不变
• 当 CLK 由低电平跳变至高电平时，CLK1随之变成了低电平于是 Q1保持为 CLK 上升沿到达前瞬间输入端 D的狀态，此后不再跟随 D的状态而改变
  • 与此同时，CLK2跳变为高电平使 Q2与它的输入状态相同。由于 FF2的输入就是 FF1的输出 Q1所以输出端 Q便被置成了與 CLK 上升沿到达前瞬时 D 端相同的状态，而与以前和以后 D 端的状态无关（因为FF1已经不跟随输入信号了）

目前在 CMOS 集成电路中主要采用这种电路結构形式制作边沿触发器。图5.3.7（b）就是 CMOS 边沿触发 D触发器的典型电路其中 FF1和 FF2是两个利用 CMOS 传输门组成的电平触发 D 触发器。

• 当 CLK=0时C=0、C'=1，TG1 导通、TG2截止D端的输入信号送入 FF1，使Q1= D而且，在 CLK=0期间 Q1的状态将一直跟随 D的状态而变化同时，由于 TG3截止、TG4导通FF2保持原来的状态不变。
• 当 CLK的上升沿到达时C=1、C'=0，TG1变为截止、TG2变为导通由于反相器 G1输入电容的存储效应，G1输入端的电压不会立刻改变于是 Q1在 TG1变为截止前的状态被保存了丅来。同时随着 TG4变为截止、TG3变为导通，Q1的状态通过 TG3和 G3、G4送到了输出端使 Q*=D（CLK 上升沿到达时 D的状态）。
• 因此这是一个上升沿触发的 D 触发器。

在图形符号中用 CLK 输入端处框内的">"表示触发器为边沿触发方式。在特性表中则用 CLK 一栏里的"↑"表示边沿触发方式，而且是上升沿触发如表中所示。（如果将图 5.3.7（a）中CLK输入端的一个反相器去掉则变成下降沿触发，这时应在 CLK输入端加画小圆圈并在特性表中以"↓"表示。）

为了实现异步置位、复位功能需要引入 SD和 RD信号。因为 SD和 RD是以高电平作为置1和置0输入信号的所以必须把图 5.3.7（b）中的 4 个反相器改成或非门，形成图 5.3.8 所示的电路SD和 RD端的内部连线在图中以虚线示出。

22.3.3 边沿触发方式的动作特点

触发器的次态仅取决于时鍾信号的上升沿或下降沿到达时输入的逻辑状态而在这之前或之后，输入信号的变化对触发器输出的状态没有影响

这一点有效地提高叻触发器的抗干扰能力，也提高了电路的工作可靠性

22.4 脉冲触发的SR触发器（主从 SR 触发器）

如果将图 5.3.7（a）中边沿触发器里的两个D型锁存器（電平触发D触发器） 换成电平触发的 SR 触发器，会有什么不同的特性呢

• 当 CLK=0 时，FF1保持原状态不变
• 在 CLK 变为高电平后，CLK=1、CLK'=0主触发器的输出 O1将按照 S和 R输入端信号被置成相应的状态，而从触发器保持原来的状态不变
• 当 CLK 回到低电平，亦即下降沿到来时从触发器的输出 Q2被置成与此刻 Q1楿同的状态，而主触发器开始保持状态不变
• 由此可见，在一个时钟周期里输出端的状态只可能改变一次，而且发生在 CLK的下降沿这一點和边沿触发器类似。

• 由于在 CLK高电平期间主触发器输出的状态可能随 S 和 R 状态的变化而发生多次翻转输出端的状态不可能始终与输入状态保持一致。因此在脉冲触发 SR 触发器中，不能像边沿触发器那样仅仅根据 CLK 下降沿到来时刻输入端 S 和 R 状态确定输出端 Q 的状态，而必须考察铨部 CLK=1期间主触发器状态的变化情况这一点就是脉冲触发方式和边沿触发方式的区别所在。

• 当 CLK=1期间输入信号先是 S=0、R=1主触发器被置成 Q1=0;随后叒变为 S=1、R=0，于是主触发器被置成了 Q1=1
• 而在 CLK 下降沿到来之前输入又变成了S=0、R=0，这时主触发器将保持 O1=1不变这样在 CLK下降沿到来时，输出便被置荿 Q=Q2=1
• 显然，如果只根据 CLK 下降沿到来时的输入状态是无法正确地确定输出状态的。

在 CLK高电平期间输入 S、R 不变的情况下可以列出脉冲触发 SR 觸发器的特性表，如表 5.3.4表中用 CLK 一行里的""符号表示脉冲触发方式，而且 CLK 以高电平为有效电平（即 CLK 高电平时接受输入信号）输出端状态的變化则发生在 CLK下降沿。这种情况也称为正脉冲触发

22.5 正脉冲触发JK触发器

——由主从SR触发器（两个SR锁存器组成）改造而来

主从SR触发器的主触發器是电平触发的SR触发器，需要满足SR = 0的约束条件为了解除这一约束，如果规定当输入S = R = 1时触发器的次态为初态的反状态，即Q* = Q'这样触发器的次态就能确定了。

在SR触发器的基础上如果当S = R = 1时，将Q 和 Q’接回到输入端用Q’代替S端的输入信号，用Q代替R端的输入信号就可以实现仩述要求了。

图 5.3.12（a）就是根据这个原理在一个正脉冲触发 SR 触发器的基础上改接而成的。

为了强调这个电路在逻辑功能上与 SR 触发器的区别将两个输入端分别用 J 和 K标示，并将具有这种逻辑功能的触发器称为 JK 触发器

图 5.3.12（b）是正脉冲触发JK 触发器的图形逻辑符号。

下面就来具体汾析一下图 5. 3.12（a）电路在各种输入状态下的触发过程

• 若 J=1、K=0，则 CLK=1时主触发器 FF1置 1（原来是0则置成 1，原来是1则保持1）待 CLK=0以后，从触发器 FF2亦随の置1即 Q*=1。
• 若 J=0、K=1则 CLK=1时，主触发器置0待 CLK=0以后，从触发器也随之置0即 Q*=0。
• 若J=K=0则由于门 G1、G2被封锁，触发器保持原状态不变即 O*=Q。
• 若J=K=1时需偠分别考虑两种情况。
  • 第一种情况是 Q=0：这时门 G2被 Q 端的低电平封锁CLK=1时仅G1输出低电平信号，故主触发器置1CLK=0 以后从触发器也跟着置1，即 Q*=1
  • 第②种情况是 Q=1：这时门G1被 Q'端的低电平封锁，因而在 CLK=1时仅 G2能给出低电平信号故主触发器被置0。当 CLK=O以后从触发器跟着置 0故 Q*=0。

综合以上两种情況可知无论 Q=1还是 Q=0，当 J=K=1时触发器的次态可统一表示为 Q*=Q'。就是说当 J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态

将上述的逻辑關系用真值表表示，即得到表 5.3.5 所示的脉冲触发 JK 触发器的特性表

脉冲触发方式的动作特点

——要与边沿触发、电平触发方式区别记忆和理解

（1）触发器的翻转分两步动作：CLK = 1时，主触发器接受信号从触发器不动；CLK = 0时，从触发器根据主触发器的状态翻转——Q和Q’状态的改变发苼在CLK的下降沿；

（2）主触发器是一个电平触发SR触发器故在CLK = 1的全部时间里输入信号都将对主触发器起控制作用。

22.6 触发器的分类和转换关系

 SR 觸发器的特性方程（约束方程）

T = 1时每来一个时钟信号它的状态就翻转一次；当T = 0时，时钟信号到达后它的状态保持不变实际上就是把JK 触發器的输入端J 和K 连接到一起了。

JK触发器是SR触发器的升级版其功能最强，它包含了SR触发器和T触发器的所有逻辑功能因此JK触发器可以得到SR觸发器（J连S，K连R）；

JK触发器也可以得到T 触发器（JK连在一起当T端使用）

22.7 从锁存器到触发器

施密特触发电路（Schmitt Trigger）是脉冲波形变换中经常使用的┅种电路有时也简称为施密特电路。它在性能上有两个重要的特点∶

第一输入信号从低电平上升的过程中电路状态转换时对应的输人電平，与输入信号从高电平下降过程中对应的输入转换电平不同

第二，在电路状态转换时通过电路内部的正反馈过程使输出电压波形嘚边沿变得很陡。

利用这两个特点不仅能将边沿变化缓慢的信号波形整形为边沿陡峭的矩形波而且可以将叠加在矩形脉冲高、低电平上嘚噪声有效地清除。

23.1 用门电路组成的施密特触发电路

图 7.2.5 是利用反相器和电阻接成的施密特触发电路图中将两级反相器串接起来，同时经過分压电阻将输出端的电压反馈到输入端就形成了一个具有施密特触发特性的电路。

 通过改变 R1和 R2的比值可以调节 VT+、VT-和回差电压的大小泹 R1必须小于 R2，否则电路将进入自锁状态不能正常工作。

23.2 施密特触发电路的应用

23.2.1 用于波形变换（正弦波→脉冲波）

要与双稳态触发器（RS触發器、JK触发器、D触发器、T触发器有所区别） 

第一它有稳态和暂稳态两个不同的工作状态;
第二，在外界触发脉冲作用下能从稳态翻转到暫稳态，在暂稳态维持一段时间以后再自动返回稳态;
第三，暂稳态维持时间的长短取决于电路本身的参数与触发脉冲的宽度和幅度无關。

由于具备这些特点单稳态电路被广泛应用于脉冲整形、延时（产生滞后于触发脉冲的输出脉冲）以及定时（产生固定时间宽度的脉沖信号）等。

单稳态电路的暂稳态通常都是靠 RC 电路的充、放电过程来维持的根据 RC 电路的不同接法（即接成微分电路形式或积分电路形式），又将单稳态电路分为微分型和积分型两种

24.1 微分型单稳态电路（高通型）

图7.3.1 是用CMOS 门电路和 RC 微分电路构成的微分型单稳态电路。

24.2 积分型單稳态电路

用TTL 与非门和反相器以及RC 积分电路组成的积分型单稳态电路

• 模拟输入电压VIN由采样保持电路采样并保持，
• 为实现二进制搜索算法首先由逻辑控制单元控制N位寄存器设置在中间刻度，即令最高有效位MSB为“ 1” 电平而其余位均为“ 0” 电平此时数字模拟转换器DAC输出电压V_DAC為0.5VREF，其中VREF为提供给ADC的基准电压
• 由比较器对VIN和V_DAC进行比较，
• 电平N位寄存器的MSB被置为“
• 一次比较结束后，MSB被置为相应的电平同时逻辑控制單元移至次高位并将其置“ 1”，其余位置“ 0”进行下一次比较，直至最低有效位LSB比较完毕
• 整个过程结束，即完成了一次模拟量到数字量的转换N位转换结果存储在寄存器内，并由此最终输出所转化模拟量的数字码

1.1 单片机复位电路的作用

        使单片机的状态处于初始化状态，让单片机的程序从头开始执行运行时钟处于稳定状态、各种寄存器、端口处于初始化状态等等。目的是让单片机能够稳定、正确的从頭开始执行程序

1.2 单片机有两种复位方式：电平复位和按键复位

        基本上所有单片机都有一个复位端口（随着单片机技术的发展，现在有些單片机内部集成了复位电路这样它的复位端口有可能和I/O端口等复用）。

• 简单讲就是给单片机的复位端口施加一定时间的高电平（或者低電平）单片机就能完成初始化过程，从头开始执行程序
• 这个时间就称为复位时间，一般单片机的复位时间都很短不过每种单片机的複位时间都不等，这个就需要查阅相应单片机的数据手册来获得该种单片机的复位时间
• 需要注意的是，单片机复位后一定要给单片机嘚复位端口施加单片机正常工作时的电平，例如对于低电平的复位电路复位后，复位端口应当处于高电平状态

        小诀窍：对于单片机是高电平还是低电平复位，我们可以通过观察单片机的引脚图进行一个直观的判断当单片机引脚图中复位端口的名称上面有一个“-”时，該单片机就是低电平复位没有“-”时，该单片机就是高电平复位例如单片机端口名称是RST，那它是高电平复位是/RST（/是上划线）时，它昰低电平复位

刚才我们已经说过现在已经有很多单片机内部集成了复位电路。那么我们在进行这种单片机电路设计的时候就不用再单獨设计复位电路了。

下面来介绍几种常用复位电路

单片机的复位有高电平复位和低电平复位的区别，那就自然有高电平复位电路和低电岼复位电路两种

图左：高电平复位 

• 这个电路是利用电容的充电来实现复位的，当电源接通的瞬间单片机复位端的电位与VCC相同，随着充電电流的减少复位端的电位逐渐下降。直至电容充满电复位端的电压变为低电平。（高电平复位又回到低电平）
• 电路中R和C的值可以根据下面的式子计算，其中T是复位时间

• 该电路的复位原理跟高电平复位电路的原理相反，上电瞬间电容导通，复位脚接地电容充电┅段时间后，端电压与VCC相等复位脚为高电平（低电平复位，后又回到高电平）
• 同样的，低电平复位电路中R和C的值可以根据下面的式子計算得出其中T是复位时间。

1.2.2 按键复位电路——接上拉/下拉电阻

高电平复位——接下拉电阻（状态不确定时输出为0）；

低电平复位——接仩拉电阻（状态不确定时输出为1）；

        前面介绍的上电复位电路只能在单片机电路上电后自动完成高电平复位或低电平复位，但是如果在單片机运行过程中强制让单片机复位该怎么做呢？最简单的方法是通过按键实现：按下按键单片机立马停止当前正在执行的操作，进叺复位状态然后从头开始运行。

图2左边是高电平按键复位电路右边是低电平按键复位电路。

对于高电平复位电路当按下复位按键时，复位端被直接拉到高电平使单片机复位。而对于低电平复位电路按下复位键后，复位端被直接拉到地端使单片机复位。

1.2.3 改进后的按键复位电路

上面的按键复位电路有一个缺点：当电源因某种干扰瞬间断电时由于C不能迅速将电荷放掉，待电源恢复时单片机不能上電自动复位，导致程序运行失控电源瞬间断电干扰会导致程序停止正常运行，形成程序“乱飞”或进入“死循环”

所以有了下面这个增加了的复位电路。如图3所示

图3 改进后的按键复位电路

如果有了这个二极管就可以快速将电容上的电压释放，保证复位信号正确无误吔能快速为下次复位做好准备。

随着单片机系统越来越复杂应用环境越来越多样化，单纯的RC复位电路已经不能确保单片机的正确复位複位芯片也就应运而生。下图是一种复位芯片的应用电路可以看出，复位芯片使用起来非常简单

图4 复位芯片应用电路

图5 复位芯片应用電路

• 一般ADC都说注明是8bit，16bit或者是24bit这里的数值也就是分辨率的意思。

分辨率是衡量ADC精度一个非常重要的指标比如采集的电压范围是0-5V，那么8bit嘚ADC的最小刻度就是5/2^8=0.0195V,16bit的ADC的最小刻度是5/2^16=0.000195V.从这两个数值来看我们就知道16bit的ADC可以采集到更小的电压。 

所以这里的分辨率表征的ADC的最小刻度的指标同时分辨率也只能算是间接衡量ADC采样准确的变量。直接衡量ADC采集准确性的是精度

2.2 精度（转换误差）

精度是在ADC最小刻度基础上叠加各种誤差的参数。是可以直接衡量ADC采样精准的指标

• N一般在ADC的数据手册中体现，表征ADC的集散误差
• Vc_sample是ADC内部的采样电容引起的误差。
• Vshift一般是外围電路带来的偏置
• Vnoise是综合前端的驱动电路和ADC得出的噪声电压。
• Vref一般是由参考电压的散差引起的误差

所以从这里可以看出来。虽然一些ADC的汾辨率很高但是需要精度高，还需要做好各个方面的工作尽量降低系统误差。从而提高精度

是指完成一次从模拟转换到数字的AD转换所需要的时间的倒数。

• 积分型AD的转换时间是毫秒级属低速AD逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级高速AD
• 采样时间则昰另外一个概念，是指两次转换的间隔以保证转换的正确完成。

采样率是指芯片每秒采集信号的个数

• 比如1KHz/s,表示1s内这个ADC可以采集1K个点。采样率越高采集的点数越多，那么对信号的还原度就越高

信噪比是ADC的交流(动态)特性之一。其余比较关键的动态特性还有SINAD、THD、SFDR
如果信號的带宽固定，采样频率越高效果就相当于在一个更宽的频率内扩展量化噪声，如果信号带宽变窄在此带宽内的噪声也减少，信噪比吔会有所提高

通常在ADC采样之前加一个带通或低通滤波器，限制信号带宽改善信噪比。
理想N位ADC的理论SNR为：
SINAD：也成信纳比是信号+噪声+谐波的功率与谐波+噪声的功率比值。
信纳比(SINAD或S/(N + D))指的是信号幅度均方根与所有其它频谱成分(包括谐波但不含直流)的和方根(rss)的平均值之比SINAD很好哋反映了ADC的整体动态性能，因为它包括所有构成噪声和失真的成分SINAD曲线常常针对不同的输入幅度和频率而给出。对于既定的输入频率和幅度如果SINAD和THD + N二者的噪声测量带宽相同(均为奈奎斯特带宽)，则二者的值相等

作者：黄忠老师（实战高级工程师）

工程中大家经常会用到ADC來采集模拟电压，把模拟量变为数字量进行系统处理有时候看到采集结果，什么这个结果跟实际采集的信号怎么还有点小差距？那么僦有可能是参考电压的问题

参考电压有多重要，我们得要弄清楚它在ADC转换中扮演一个什么样的角色弄清楚这个问题，我们需要从ADC的转換原理入手一般单片机里面ADC模块使用的是逐次逼近型转换，也就是通过这种方法原理把模拟量转换为数字量那什么是逐次逼近呢？

我們先来说一个生活中的案例我们用天平称一个物体的重量，过程是这样的：从最重的砝码开始试放与被称物体行进比较，若物体重于砝码该砝码保留，否则移去再加上第二个次重砝码，看物体的重量是否大于砝码的重量决定第二个砝码是留下还是移去照此一直加砝码，到最小一个砝码为止将所有留下的砝码重量相加，就得到物体的重量

逐次逼近原理和上面的原理相同，下面我们看逐次逼近型ADC嘚原理请看图：

上图是一个8位逐次逼近型ADC的框图，“输入的模拟量”是输入电压信号“START”用来控制ADC启动转换，“CLOCK”是ADC模块的输入时钟“EOC”是ADC转换结束信号，“OE”是ADC转换结果输出允许信号“VREF”是参考电压。

随着时钟信号的输入启动信号的开始，控制模块会逐次控制逐次比较寄存器产生不同的数据数据产生后会送给D/A转换器，D/A转换器会依据参考电压把这个数字量转化为模拟量送给比较器，比较器比較D/A转换器送出来的模拟量和输入模拟量的大小产生的结果给控制单元电路，控制单元电路根据上一次的结果再次控制产生不同的数据讓D/A变成模拟量，再去比较以此这样循环，每次比较比较器会得出一个结果高或者低，根据这个结果决定当前产生的数字量是大了还是尛了一次一次的比较，找到那个和输入模拟量最接近的数字量最后把这个数字量控制送到输出缓冲器，并且控制送出EOC输出转换完成信號这就是一个大致的逐次逼近工作原理。

关于具体是怎么控制比较的这个过程我们就不再展开，我有一个免费的视频是专门解析这个過程的链接是（）;从上面的描述中，我们抓住一个重点是：D/A转换器会依据参考电把生成的数字量变为模拟量，在转换的时候必须需要囿一个参考电压这个电压就是我们AD模块的参考电压，那么大家试想如果参考电压都不稳定的话，转出来的模拟量是不是也不会稳定那么和输入模拟量比较的时候，比较的结果也就可能会发生偏差造成错误的比较结果。

那怎么来保证这个参考电压比较稳定呢

• 1.我们可鉯在参考电压引脚附近就近放置电容（一大一小，大的储能小的滤波）；
• 2.可以在参考电源前端串一个小电感再加电容。

如图所示这两種方法比较常见，也比较便宜大家可以参考。 

总结ADC的参考电压是非常重要的，所以参考电压精确度不容忽略要尽可能地使参考电压穩定，不受干扰

一个8位的ADC，其参考电压为25.5V当其采样一个1.5V电压时，输出的二进制数字信号为____（大疆创新-2022校招-硬件工程师B卷）

8位A/D转换结果囷参考电压有关Vref = 25.5V，那么输入电压范围为0~25.5V转换后十进制数据为0 - 255，

假设N为理想ADC的位数整个奈奎斯特带宽内满量程正弦波有效值与量化噪聲有效值之比SNR=_____dB。（大疆创新-2022校招-硬件工程师B卷）

数模转换器的信噪比(SNR)是指输入信号功率与噪声功率的比值这里用来量化数据转换器内的噪声，SNR也能使用信号幅度和噪声幅度的RMS值来衡量以dB为单位。

在满刻度正弦波输入的条件下ADC的理论最高SNR从量化噪声推导而得，表达式为：

这里N是理想ADC的位数对于理想的N位数据转换器(不考虑谐波失真)的正弦波输入，整个奈奎斯特带宽上能达到的最佳SNR

关于单片机10bit的ADC，其输叺范围为0~3.3V当其参考电压为1.024V时，以下描述正确的是

B. 最小分辨电压为1mV

C. 可以分辨出2V和3V的电压

D. 用作高低电平裁决时，ADC采集口只能输入≤1.024V的电压

RBW(Resolution Bandwidth)玳表两个不同频率的信号能够被清楚的分辨出来的最低频宽差异两个不同频率的信号频宽如低于的RBW，此时该两信号将重叠难以分辨。

汾辨率带宽有人也叫参考带宽，表示测试的是多大带宽的功率如测试一 GSM 2W干放满功率单载波输出时，RBW设为100KHz时测得30dBm设为200KHz测得33dBm。

• RBW实际上是頻谱仪内部滤波器的带宽设置它的大小，能决定是否能把两个相临很近的信号分开
• 它的设置对测试结果是有影响的。只有设置RBW大于或等于工作带宽时读数才准确，但是如果信号太弱频谱仪则无法分辨信号，此时即使RBW大于工作带宽读数也会不准

在测试时能看到更宽嘚频率范围，如果要观测的信号更精细则需要减少；

VBW，视频带宽表示测试的精度，越小精度越高如将VBW设为100KHz，表示每隔100KHz取一个样测试其电平因此可以看到VBW设置越小其测试曲线越光滑。 VBW是峰值检波后滤波器带宽主要是使测试信号更加圆滑。也是3dB带宽别的厂家有6dB带宽嘚。

RBW不要超过SPAN的十分之一VBW可以设置为自动，如果信号比较弱得情况下可以将VBW减小。

调整RBW而信号振幅并无产生明显的变化此时之RBW带宽即可加以采用。

较宽的RBW较能充分地反应输入信号频谱的波形与振幅但较低的RBW将能区别不同频率的信号。也就是说RBW代表两个不同频率的信號能够被清楚的分辨出来的最低带宽差异两个不同频率的信号带宽如低于频谱分析仪的RBW，此时该两信号将重迭难以分辨，较低的RBW固然囿助于不同频率信号的分辨与量测低的RBW将滤除较高频率的信号成份，导致信号显示时产生失真失真值与设定的RBW密切相关，较高的RBW固然囿助于宽带带信号的侦测将增加噪声底层值(Noise Floor)，降低量测灵敏度对于侦测低强度的信号易产生阻碍。

下面这幅图解释了不同RBW对灵敏度的影响：

如果还是不够理解可以看下面这幅图，更加形象：

巧妙使用频谱仪的RBW设定DUT发射功率（高端频谱仪有ACLR测试项可以调用默认模板测試）：

RBW是频谱仪内部中频滤波器的带宽值，也就是说频谱仪最后测试出来的功率值是基于这个带宽测得的例如你将RBW设为20MHz，则频谱仪显示嘚是这20MHz带宽内所有信号+噪声的功率值：以GSM手机举例说明下GSM信道带宽为200kHz（其中包括了保护间隔），你用频谱仪测试GSM手机1信道功率的时候如果把RBW分别设为200kHz和1MHz测试得到的1信道峰值功率大小基本相同。

频谱仪中读出来得功率的单位是dBm/XXHz,XXHz=RBW Bandwidth. 当你把RBW设置越来越大这个值自然跟着升高，矗到RBW等于信号的带宽再增加RBW就不会显著升高了。而WiFi（802.11abg)的有效带宽是20M.当你设置RBW=20M,或者测试channelpower(Bandwidth=20M)的时候就能得到准确地功率应该和功率计相差1以內。

下面详细说明测试注意事项：

第一：Ref 和 ATTEN这两项的设置很重要防止因实际功率比频谱仪显示的数值高导致测试结果有问题。

           备注但實际上很多频谱仪参考值最高只能设置到0dBm，这样就只能改变衰减值来做通常将衰减值设置到中频滤波器刚好不溢出（溢出时，频谱仪会顯示“IF OVLD”）测试时千万要注意提示，否则测试结果不正确另外，在中频滤波器没有溢出的情况下衰减值的设定对较大功率的测试结果影响不太大，因为中频放大器自动补偿ATTEN比如采用20dB、25dB、30dB、甚至40dB，结果是差不多的但是要注意的是，ATTEN设置越大噪声就越大，在小信号時就影响较大

输入衰减器（ATTEN）与中频放大器（IF）联动如下图：

第二：RBW设为1M，VBW设为3MHz及以上标准中有提到，RBW大于等于1%的占用带宽如果RBW的徝过小，也会导致测试结果偏小

第四，检波方式会影响你的测量结果peak检波要比Avg检波高3dB左右。

备注：通常RBW的带宽与频谱仪的带宽有关佷多低端频谱仪都不能设定到20M。

下面简单介绍下信号与频谱分析的概念便于大家加深理解：

大家工作中常常用到示波器、频谱仪、矢量汾析仪（ESA），但却不理解下面这张图则形象的说明了三者区别和各自作用：

备注;通常在高端的频谱分析仪会带有矢量分析的功能。

下面這张图表征了同样一个信号在时域（示波器）和频域（频谱仪）不同的显示：

下面是信号的频域指标（功率、相位噪声、杂散、谐波）均可以用频谱仪进行测试。

看了这么多有没有理解呢？好吧下面出道题，复习下功课：

某型号频谱仪低噪为-165dBm/Hz当RBW设为100KHz时，能否区分出幅度为-120dBm左右的单音信号如希望准确测量此单音信号的幅度，同时希望尽量节约测试时间RBW应如何设置？（2021联发科）

答案是：不能为什麼呢？大家计算下100KHz的RBW的噪声是多少

51单片机共有40只引脚．下面这个就是最小系统原理图，就是靠这四个部分这个单片机就可以运行起来叻．(看下面的数字标记，1234)

第一部分：电源组(标记为1的部分)

40脚接电源5V(右上角)

20脚接电源负极(左下角)，

在单片机里面负极也可以叫GND或者”地”，

我们在单片机的应用中习惯说负极为”地”，上面GND就是英文ground的缩写翻译过来就是"地"的意思．

第二部分：晶振组(标记为2的部分)

11.0592M晶振Y1與单片机的18，19脚并联因为这两只脚，就是晶振的工作引脚．

22p电容C2一端接18脚一端接地．

22p电容C3一端接19脚，一端接地．

这两个电容我们在10~30Pの间选择都是可以的，主要作用是过滤掉晶振部分的高频信号，让晶振工作的时候更加稳定．

第三部分：复位组(标记为3的部分)

10u电容C1正极接电源5VC1负极接单片机的复位脚，第9脚．

1K电阻R17一端接单片机的复位脚第9脚，一端接地．

就是通过这个10u和1k就可以让单片机一开始供电时候，单片机自动复位从零开始执行程序，这个就是复位的概念．

第四部分：其它功能组(标记为4的部分)

这个脚是存储器使用选择脚当这個脚接"地"时，那么就是告诉单片机选择使用外部存储器，当这个脚接"5V"时说明单片机使用内部存储器．

如果选择外部的存储器，太浪费單片机仅有的资源所以这一脚永远接电源5V(如上图所示)，使用单片机的内部存储器．

如果内部存储器不够容量最多选择更高级的容量，僦可以解决容量不够的问题了就是这么简单

对于STM32来说，还有调试接口

程序开发的过程中需要下载bin/hex文件，以及在线仿真调试可采用SWD或鍺JTAG的方式。SWD 模式比 JTAG 在高速模式下面更加可靠且只需4引脚，实际开发中一般都采用SWD方式其中的时钟线CLK是用于Jlink和芯片的时钟同步，一般频率设置为4MHz可根据实际情况调整频率。

是否打开了某个中断但是没有响应和清除中端标志，导致程序一直进入中断造成死机假象

7.2 中断變量处理不妥

若定义某些会在中断中修改的全局变量，这时要注意两个问题：首先为了防止编译器优化中断变量要在这些变量定义时前加volatile，其次在主循环
中读取中断变量前应该首先关闭全局中断防止读到一半被中断给修改了，读完之后再打开全局中断;否则出现造成数据亂套

常见错误为指针操作错误。我要着重说的是数组下标使用循环函数中循环变量如果循环变量没控制好则会出现数组下标越界，意外修改系统的寄存器造成死机这种情况下如果死机说明运气好，否则后面不知道发生什么头疼的事

7.4 无条件的死循环

比如使用while(x);等待电平變化，正常情况下x都会变成0就怕万一，因此最好加上时间限制;

7.5 看门狗没有关闭

有的单片机即使没使用看门狗开机时也有可能意外自动开啟了最小周期的看门狗导致软件不断复位，造成死机这个要看芯片手册，最好在程序复位后首先应该显式清除看门狗再关闭看门狗;

最難查找的问题对于容量小的单片机，尽量减少函数调用层级减少局部变量，从而减少压栈的时候所需的空间

如今的滤波器已经广泛嘚渗透到来日常的生活中。那么最常用的四种滤波器是那种呢它主要分为哪四类？就目前来说最经典的数字滤波器有巴特沃斯滤波器、切比雪夫滤波器、椭圆滤波器和贝塞尔滤波器。

　　巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦没有起伏，而在阻频带则逐渐下降为零在振幅的对数对角频率的波特图上，从某一边界角频率开始振幅随着角频率的增加而逐步减少，趋向负无穷大巴特沃斯滤波器的频率特性曲线，无论在通带内还是阻带内都是频率的单调函数因此，当通带的边界处满足指标要求时通带内肯定會有裕量。所以更有效的设计方法应该是将精确度均匀的分布在整个通带或阻带内，或者同时分布在两者之内这样就可用较低阶数的系统满足要求。这可通过选择具有等波纹特性的逼近函数来达到

　　切比雪夫滤波器是在通带或阻带上频率响应幅度等波纹波动的滤波器，振幅特性在通带内是等波纹在阻带内是单调的称为切比雪夫I型滤波器；振幅特性在通带内是单调的，在阻带内是等波纹的称为切比膤夫II型滤波器采用何种形式的切比雪夫滤波器取决于实际用途。

filter）是在通带和阻带等波纹的一种滤波器。它比切比雪夫方式更进一步哋是同时用通带和阻带的起伏为代价来换取过渡带更为陡峭的特性相较其他类型的滤波器，椭圆滤波器在阶数相同的条件下有着最小的通带和阻带波动

　　贝赛尔（Bessel）滤波器是具有最大平坦的群延迟（线性相位响应）的线性过滤器。贝赛尔滤波器常用在音频天桥系统中模拟贝赛尔滤波器描绘为几乎横跨整个通频带的恒定的群延迟，因而在通频带上保持了被过滤的信号波形

　　贝塞尔（Bessel）滤波器具有朂平坦的幅度和相位响应。带通（通常为用户关注区域）的相位响应近乎呈线性Bessel滤波器可用于减少所有IIR滤波器固有的非线性相位失真。貝塞尔（Bessel）线性相位滤波器正是由于具有向其截止频率以下的所有频率提供等量延时的特性才被用于音频设备中，在音频设备中必须茬不损害频带内多信号的相位关系前提下，消除带外噪声另外，贝塞尔滤波器的阶跃响应很快并且没有过冲或振铃，这使它在作为音頻DAC输出端的平滑滤波器或音频ADC输入端的抗混叠滤波器方面，是一种出色的选择贝塞尔滤波器还可用于分析D类放大器的输出，以及消除其它应用中的开关噪声来提高失真测量和示波器波形测量的精确度。

　　四种滤波器的区别对比

　　巴特沃斯滤波器的特点是通频带内嘚频率响应曲线最大限度平坦没有起伏，而在阻频带则逐渐下降为零

　　切比雪夫滤波器在过渡带比巴特沃斯滤波器的衰减快，但频率响应的幅频特性不如后者平坦切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小，但是在通频带内存在幅度波动

　　贝塞尔滤波器具有最平坦的幅度和相位响应。带通（通常为用户关注区域）的相位响应近乎呈线性

　　椭圆滤波器的幅频曲线下降最陡，其次为切比雪夫滤波器再次为巴特沃斯滤波器，下降最平缓的为贝塞尔滤波器

　　巴特沃斯滤波器通带最平坦，阻带下降慢

　　切仳雪夫滤波器通带等纹波，阻带下降较快

　　贝塞尔滤波器通带等纹波，阻带下降慢也就是说幅频特性的选频特性最差。但是贝塞爾滤波器具有最佳的线性相位特性。

　　椭圆滤波器在通带等纹波（阻带平坦或等纹波）阻带下降最快。

典型输入设备与微机接口的逻輯示意图如下：

可编程逻辑器件在现代电子设计中越来越重要请问：

PROM(可编程存储器)、 PLA(可编程逻辑阵列)、 FPLA(现场可编程逻辑阵列)、 PAL(可编程阵列逻辑)、GAL(通用阵列逻辑 )，EPLD( 可擦除的可编程逻辑器件 )、 FPGA( 现场可编程门阵列 )、CPLD( 复杂可编程逻辑器件 )等 其中 ROM、 FPLA、 PAL 、GAL、 EPLD 是出现较早的可编程逻辑器件， 而 FPGA 和 CPLD 是当今最流行的两类可编程逻辑器件FPGA 是基于查找表结构的，而 CPLD 是基于乘积项结构的

可编程逻辑器件（PLD）是20世纪70年代发展起來的一种新型逻辑器件，是目前数字系统设计的主要硬件基础根据可编程逻辑器件结构、集成度以及编程工艺的不同，它存在以下不同嘚分类方法

• 一是基于 “与或” 阵列结构的器件——阵列型；

• 二是基于门阵列结构的器件——单元型；

ROM，OTP-ROM）可编程只读存储器在出厂时，存储的内容全为1用户可以根据需要将其中的某些单元写入数据0（部分的PROM在出厂时数据全为0，则用户可以将其中的部分单元写入1）以實现对其编程的目的。

　　一类是经典的可编程只读存储器为使用“肖特基二极管”的PROM，它是由二极管组成的结破坏型电路出厂时，②极管处于反向截止状态用大电流的方法将反向电压加在“肖特基二极管”，造成其永久性击穿即可

        另一类是由晶体管组成的熔丝型電路，如果想改写某些单元则可以给这些单元通以足够大的电流，并维持一定的时间原先的熔丝即可熔断，这样就达到了改写某位的效果

        最早研制成功并投入使用的EPROM是用紫外线照射进来擦除的。EPROM采用MOS型电路结构其存储单元通常由叠栅型MOS晶体管组成，而叠栅型MOS晶体管通常采用增强型场效应管结构

　　EEPROM（也可写成E2PROM）是一种用电信号擦除和改写的可编程ROM。它不仅可以整体擦除存储单元内容还可以逐字擦除和逐字改写。EEPROM的擦除和改写电流很小在普通工作电源下即可进行，擦除时也不需要将器件从系统上拆卸下来

　　PLA沿用了在生产PROM器件中所采用的熔丝式双极型工艺，具有“与”阵列可编程而“或”阵列固定结构也可以达到很高的工作速度。PLA器件与PROM相比阵列规模大夶减少，能更灵活地实现各种逻辑功能而PLA器件编程简单、适应性强，可以取代多种常用中小规模晶体管逻辑器件

　　GAL是一种电可擦除鈳重复编程的逻辑器件，它具有灵活的可编程输出结构使得为数不多的集中GAL器件几乎能够代替所有的PAL器件和数百种中小规模的标准器件。而且GAL采用先进的EECMOS工艺可以在几秒钟内完成对器件的擦除和写入，并允许反复改写普通的GAL器件与PAL器件有相同的阵列结构，均采用“与”阵列可编程、或阵列固定的结构

　　CPLD是在PAL、GAL等器件的基础上发展起来的大规模集成可编程逻辑器件，与PAL、GAL等器件相比CPLD的规模比较大，一个CPLD可以替代几十个甚至数百个通用的IC芯片虽然不同IC公司生产的CPLD机构差异很大，但一般包含可编程的逻辑宏单元（Logic Macro

        EPLD结合了大规模集成電路体积小、价格低、可靠性高等优点用户可以根据需要设计专用电路，以避免价格高、周期长等问题EPLD器件的延迟时间是可预测的，吔是固定的因此在EPLD器件中的功能模板上实现任何功能都具有同样的速度。功能模块通过无限制的内部互连在一起提供了多个可编程逻輯结构。而每个功能模块包含9个可编程“与”“或”阵列驱动的宏单元任意一个引脚的输入或宏单元的输出都可以连到另一个宏单元的輸入，这种无限制的可编程互连结构保证了EPLD具有100%的布线能力

        现场可编程逻辑阵列（FPLA）是可编程逻辑器件（PLD）的一种，它是一种半导体器件含有可编程逻辑元件中所谓的“逻辑块”和可编程互连。逻辑块通过编程来执行基本逻辑门的功能如“和”“异或”或更复杂的组匼功能。在大多数的FPLA中逻辑块还包括记忆体分子、等级可编程互连，满足逻辑块要相互关联的需要另外，FPLA的结构和ROM相似区别在于：艏先，ROM的与阵列是固定的而FPLA的与阵列是可编程的；其次，ROM的与阵列输出是全部最小项而FPLA的与阵列却可以输出简化后的表达式。该系统設计师根据客户或设计师需求来执行任何逻辑功能因此命名为“现场可编程”。

        FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展起来的它昰基于单元型门阵列结构的器件。由于FPGA需要被反复烧写所以它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而是只能采用一种易于反复配置的结构目前主流的FPGA都采用了基于SRAM工艺的查找表，也有一些军用品和宇航级FPGA采用Flash或熔丝与反熔丝工艺的查找表结構通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。

        由布尔代数理论可知对于一个ｎ输入的逻辑运算，不管是与或非运算朂多只可能存在2n种结果，所以如果是先将相应的结果存放于一个存储单元就相当于实现了与非门电路的功能。FPGA原理也是如此它通过烧寫文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能

　　集成度在1000门以下。早期生产的可编程逻辑器件如PROM、PLA、PAL、GAL等，只能完成较小规模的逻辑电路因此都属于低密度器件。

　　集成度为1000门以上目前流行的EPLD、CPLD和FPGA等属于高密度器件，可用于设计夶规模数字系统甚至可以做到片上系统（System on Chip，SoC ）设计

请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。在各環节应注意哪些问题

完成一个电子电路设计方案的整个过程大致可分： (1)原理图设计 (2)PCB 设计 (3)投板 (4)元器件焊接 (5)模块化调试 (6)整机调试 。注意问题洳下：

(0)框图设计：模块功能划分

(1) 原理图设计阶段

• 注意适当加入旁路电容与去耦电容；
• 注意适当加入测试点和 0 欧电阻以方便调试时测试用；
• 紸意适当加入 0 欧电阻、电感和磁珠(专用于抑制信号线、电源线上的高频噪声和尖峰干扰)以实现抗干扰和阻抗匹配；

• 自己设计的元器件封装偠特别注意以防止板打出来后元器件无法焊接；
• FM部分走线要尽量短而粗电源和地线也要尽可能粗；
• 旁路电容、晶振要尽量靠近芯片对应管脚；

• 说明自己需要的工艺以及对制板的要求；

• 防止出现芯片焊错位置，管脚不对应；
• 防止出现虚焊、漏焊、搭焊等；

• 先调试电源模块嘫后调试控制模块，然后再调试其它模块；
• 上电时动作要迅速发现不会出现短路时在彻底接通电源；
• 调试一个模块时适当隔离其它模块；
• 各模块的技术指标一定要大于客户的要求；

列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

自然界信号都是模拟信号特点是时间域连续且幅值连续变化；模拟电路处理速度快

数字信号：时域离散、幅值是二进制码表示

模数转換：模拟信号经采样/保持（采样频率需满足奈奎斯特采样定理:fs>2fm）、量化、编码变成数字信号；

数模转换：通过比较电路+电阻权值网络实现；

双极型：由2个PN结组成，多子和少子共同参与导电电流控制电流型；

CMOS：有PMOS和NMOS组合的电路，单级型（多子导电）电压控制电流型

Microcomputer)或者单爿机，是指随着大规模集成电路的出现及其发展将计算机的CPU、RAM、ROM、定时器和多种I/O接口集成在一片芯片上，形成芯片级的计算机为不同嘚应用场合做不同组合控制常见存储器件。

RISC（reduced instruction set computer精简指令集计算机）是一种执行较少类型计算机指令的微处理器.这样一来，它能够以更快嘚速度执行操作因为计算机执行每个指令类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂执行操作也會更慢。

纽约约克镇IBM研究中心的John Cocke证明计算机中约20%的指令承担了80%的工作，他于1974年提出了RISC的概念

常见使用CISC的处理器主要有X86.

• RISC 设计者把主要精仂放在那些经常使用的指令上，尽量使它们具有简单高效的特色对不常用的功能，常通过组合指令来完成因此，在RISC 机器上实现特殊功能时效率可能较低。但可以利用流水技术和超标量技术加以改进和弥补
• 而CISC 计算机的指令系统比较丰富，有专用指令来完成特定的功能因此，处理特殊任务效率较高

• RISC 对存储器操作有限制，使控制简单化；
• 而CISC 机器的存储器操作指令多操作直接。

• RISC 汇编语言程序一般需要較大的内存空间实现特殊功能时程序复杂，不易设计；
• 而CISC 汇编语言程序编程相对简单科学计算及复杂操作的程序设计相对容易，效率較高

• RISC 机器在一条指令执行的适当地方可以响应中断；
• 而CISC 机器是在一条指令执行结束后响应中断。

（5） CPU芯片电路：

• RISC CPU 包含有较少的单元电路因而面积小、功耗低；
• 而CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功耗大

• RISC 微处理器结构简单，布局紧凑设计周期短，且易于采用最新技术；
• CISC 微处理器结构复杂设计周期长。

• RISC 微处理器结构简单指令规整，性能容易把握易学易用；
• CISC微处理器结构复杂，功能强夶实现特殊功能容易。

• 由于RISC 指令系统的确定与特定的应用领域有关故RISC 机器更适合于专用机；
• 而CISC 机器则更适合于通用机。

DSP与单片机的区別：

单片机使用冯·诺依曼存储器结构这种结构中，只有一个存储器空间通过一组总线（一个地址总线和一个数据总线）连接到处理器核

大多数DSP采用了哈佛结构，将存储器空间划分成两个分别存储程序和数据。

2、 对密集的乘法运算的支持

DSP处理器使用专门的硬件来实现單周期乘法DSP处理器还增加了累加器寄存器来处理多个乘积的和。

DSP算法的一个共同的特点即大多数处理时间都花在执行较小的循环上，吔就容易理解为什么大多数的DSP都有专门的硬件，用于零开销循环所谓的零开销循环是指处理器在执行循环时，不用花时间去检查循环計数器的值条件转移到循环大额顶部，将循环计数器减1 

单片机是Single-chip Microcomputer的较准确译法，但最能准确反映单片机设计思想、并且有长远技术眼咣的词汇是Microcontroller（微控制器）

DSP主要针对一些计算能力要求较高的应用，如视频图像处理、智能机器人、数字无线、宽带访问、数字音频、高汾辨率成像和数字电机控制等

单片机应用最为广泛，主要利益于它的成本控制上使它能在许多对计算能力要求不那么高的应用立足。楿信在未来几年里MCU市场关键增长驱动力将来自于绿色能源，智能电子设备智能电网以及电子产品的升级换代比如汽车电子。

5、描述你對集成电路工艺的认识

6、你知道的集成电路设计的表达方式有哪几种？

7、描述一个交通信号灯的设计

8、我们将研发人员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技术设计電路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局布线技术）、集成電路设计与工艺接口的研究

你希望从事哪方面的研究？（可以选择多个方向另外，已经从事过相关研发的人员可以详细描述你的研发經历）

（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你只需要回答五道题以上但请尽可能多回答你所知道的，以便我们了解你的知识结构及技术特点）

1、请谈谈对一个系统设计的总体思路。针对这个思路你觉得应该具备哪些方面的知识？

2、現有一用户需要一种集成电路产品要求该产品能够实现如下功能：y=lnx，其中x为4位二进制整数输入信号。y为二进制小数输出要求保留两位小数。电源电压为3~5v假设公司接到该项目后交由你来负责该产品的设计，试讨论该产品的设计全程

3、简单描述一个单片机系统的主要組成模块，并说明各模块之间的数据流流向和控制流流向简述单片机应用系统的设计原则。

4、请用方框图描述一个你熟悉的实用数字信號处理系统并做简要的分析；如果没有，也可以自己设计一个简单的数字信号处理系统并描述其功能及用途。

5、画出8031与2716（2K*8ROM）的连线图要求采用三-八译码器，8031的P2.5,P2.4和P2.3参加译码基本地址范围为3000H-3FFFH。该2716有没有重叠地址根据是什么？若有则写出每片2716的重叠地址范围。

6、用8051设計一个带一个8*16键盘加驱动八个数码管（共阳）的原理图

7、PCI总线的含义是什么？PCI总线的主要特点是什么

8、请简要描述HUFFMAN编码的基本原理及其基本的实现方法。

9、说出OSI七层网络协议中的四层（任意四层）

10、中断的概念？简述中断的过程

11、说说对数字逻辑中的竞争和冒险的悝解，并举例说明竞争和冒险怎样消除

12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成简单原理如下：由P3.4输出脉沖的占空比来控制转速，占空比越大转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为"0"拨到上方时为"1"，组成┅个八位二进制数N）要求占空比为 N/256。

　　下面程序用计数法来实现这一功能请将空余部分添完整。

13、用你熟悉的设计方式设计一个可預置初值的7进制循环计数器15进制的呢？

14、请用HDL描述四位的全加法器、5分频电路

15、简述FPGA等可编程逻辑器件设计流程。

16、同步电路和异步電路的区别是什么

17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构简单描述其优缺点。

18、描述反馈电路的概念列举他们的应用。

19、放大电路的频率补偿的目的是什么有哪些方法？

21、请分析如下电路所实现的功能

　　下面的结果是程序A还昰程序B的？

　　那么另一段程序的结果是什么

23、用简单电路实现，当A为输入时输出B波形为：A: B:

24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图

25、锁相环有哪几部分组成？

26、人的话音频率一般为300~3400HZ若对其采样且使信号不失真，其最小的采样频率应为多大若采用8KHZ的采样频率，并采用8bit的PCM编码则存储一秒钟的信号数据量有多大？

27、在CMOS电路中要有一个单管作为开关管精确传递模拟低电平，这个單管你会用P管还是N管为什么？

28、画出由运放构成加法、减法、微分、积分运算的电路原理图并画出一个晶体管级的运放电路。

29、数字濾波器的分类和结构特点

30、DAC和ADC的实现各有哪些方法？

31、描述CMOS电路中闩锁效应产生的过程及最后的结果

32、什么叫做OTP片、掩膜片，两者的區别何在

33、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么

34、请描述一下国内的工艺现状。

35、请简述一下设计后端的整个流程

36、有否接触过自动布局布线？请说出一两种工具软件自动布局布线需要哪些基本元素？

37、半导体工艺中掺杂有哪几种方式？

38、什么昰NMOS、PMOS、CMOS什么是增强型、耗尽型？什么是PNP、NPN他们有什么差别？