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【转载】Allegro使用技巧集锦
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ps：搬运工我，在小哥网站上看到小哥给别人解答问题的一些分享，搬过来大家也看看，是不是曾遇到过同样的问题，或者来看看遇到这些问题的时候应该怎么解决呀~
作者：小哥
& & & & 1. Q：我的ALLEGRO 是14.0版本的，FILE——EXPORT——后面就没有看到SUB DRAWING的命令了。如果用EDIT——COPY的话又不能把A板的线贴到B板上，我该怎么办？
A: 是不是你启动Allegro 时Cadence Product Choices 没选好,要选PCB Dedign Expert 或Allegro Expert~~~
& & & & 2. Q: 在ALLEGRO中，找个器件好难啊，他只是点亮器件而光标不移动到器件那里。请问各为大侠，有没办法可以象POWERPCB 那样，查找零件时光标跟着移动？
A:确认将元件点亮后，将鼠标移动至右下角的小显示框中，单击左键，光标即可自动转到所点亮的元件处.
3. Q: 将logic_edit_enabled打开后，只能删除单个的net, logic_edit_enabled打开&.是从何处打开???
A: 在14.2中的操作：
Setup -& User Preferences Editor -& Misc -& logic_edit_enabled然后可以在LOGIC/NET LOGIC 下删除NET。
4. Q: 想移动元件的某一个PIN ， 请问该如何做。用move 命令， 总提示：Symbol or drawing must have UNFIXED_PINS property。
A: edit -& properties 选中要move Pin的元件的symbols，增加UNFIXED_PINS 属性即可。
5.Q: how can i get rid of the &dynamic length& dialogue box?
A: Setup -& User Preferences Editor -&Etch&allegro_etch_length_on
& & & & 6 .Q： 请问如何将以删除的PIN NUMBER及SILKSCREEN还原??
A：删除此零件,再重新导入~~~或可以直接UPDATE 零件也可以
7. Q：从orcad导入后，place-&quickplace，但是出来的元件上面很多丝横，就和铺铜一样，怎么回事？
A：把PACKAGE GEOMETRY 的PLACE_BOUND_TOP 勾掉即可.
8. Q：请问在allegro中,怎様画一条没有绿漆的线??
A：同样位置再画一根sold mask的线
& & & & 9. Q： 如何将走线的尖角过渡改成圆弧？
A：可以直接画圆弧上去，记得勾上replace etch，原来的线就没了或使用slide 命令﹐然后在右边的tab option选项中的comers改成arc,再去移动线﹐就可以改成圆弧﹗
10.Q： allegro中覆铜的基本步骤是怎样的？
A：edit/shape进入shape编辑模式——edit/change net(pick)点上GND net——shape/parameters设置相关参数（看help）——void/auto进行shape处理——shape/fill退出shape编辑模式。
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本帖最后由 okhxyyo 于
11:59 编辑
11. Q：怎么设置参数才能得到THERMAL REILIF 的连接呢？
A：在画完铺铜范围以后，菜单会进入铺铜状态这时
shape－－&parameters...对于负片，在做热漂移焊盘前，必须先定义各类焊盘的FLASH SYMBOL，*.FSM文件，然后加到各类焊盘的铺铜层，再铺铜。做出光绘文件就能看见连接了。
12.Q：请教如何修改手工铜的角度，还有就是我要在铜箔里挖一个VIA 或一个PIN 的空间，该如何做？？？？？？？？？
A：edit--&shape,选取铜箔,点右键done,这时菜单改变了,可以用edit--&vertex 修改顶点的方式修改铜箔边框角度.而挖空间要用到void中的shpe(多边形)或circle(圆形)或Element(零件外形)要不干脆auto一下,自动会帮你挖好
13 Q：Regular pad 、Anti-pad 和Thermal pad的区别
A：真实焊盘大小、带隔离大小焊盘、花焊盘
14.Q： 怎么做方形（或其他非圆形）负片热汗盘？
A：做一个方形（或其他非圆形）的shape symbol，然后再在做pad时将shape symbol赋给flash～～
15.Q： ALLEGRO中DRC标记的显示，是否可以显示为填充的，也就是像VIA那样实心的。
A：当然可以了setup--&user preferences...勾选Display中的display_drcfill.
16. Q：allegro中怎么加泪滴(teardrop）？
A： 要先打开所有的走线层，执行命令route-&gloss-&parameters.., 出现对话框，点选 pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。加泪滴最好在出GERBER之前加。若要MODIFY板子，则要先删掉泪滴，执行命令EDIT/DELETE，右边的FIND栏中选CLINE，下面的FIND BY NAME 中选property,点more，选FILLET=，/点APPLY/OK即可。无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行
17. Q：在ALLEGRO里打开的BRD里可导出元件，但是导出的元件如何加到库里？
A：File--&Export--&Libraries...再将*.txt拷到你的device库中，*.pad拷到pad库中，其他的拷到你的psm库中。
18.Q： ALLEGRO中有自动存盘系统吗？？
A：自动存盘需要用户自己设置，具体方法如下：（你没设置前是否有默认目录，找找看） setup&user preferences editer autosave 设定自动存盘 autosave_dbcheck: 设置存盘时是否需要数据检查，如果此项设为存盘时需要数据检查则会使存盘时间加长。 autosave_time: 自动存盘时间设置。默认值为30分钟，自动存盘时间设定范围10~100分钟。
19.Q: 请问在制作元件的时候怎么定义元件的高度？
A:当你铺好place_bound_top层shape以后，再执行Setup--&Areas--&Package Height,点击shape，此时Option 面板上就可以输入高度了～～～
20 Q:为什么在ALLEGRO的零件PADS显示都是PADS外框线，怎样才能显示整个PADS，请指教！
A:Setup--&Drawing Options...Display: Filled pads and cline endcaps 勾选& && && &
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21.Q:请问各位在Padstack Designer中的Padstack Layers的FILMMASK的作用及用法???
A:好像是用于助焊的，大小跟焊盘一样大的
22. Q:请问如何设置在走线时,不自动避开
A:右边的OPTIONS里面的BUBBLE边上那个框里面先OFF
23.Q:在两组插槽中间走了一组排线，由于在ＣＣＴ中使用无网格步线，所以线与线的间距有大有小，有没有办法将一组线间距调整到等距宽度，这样比较美观。在Ａｌｌｇｅｏ或ＣＣＴ中有无此调线的命令？
A:In cct, you can use post-route, spread wire and center wire. In allegro, you can use roue-glosss-parameter-ceneter lines between pads.
& && && && &
24.Q:请问如何有选择性的更改，如，我只要改一个焊盘，或者我只要改一个器件
A:padstack--replace里可以改一个盘，或一个元件，或一类器件，
25. Q:如何在内层看到therml孔
A:正片可以直接看到呀，负片在光绘文件上就可以看到的。在setUP\drawing options 中的display 中的thermal pads 打勾就是了
26.Q： 如何在rename的时候把部分器件保护起来？！
A：给你所有要重新rename位号的器件添加一个auto_rename属性！
27.Q：怎么在ALLEGRO下使铺的铜不被涂上阻旱剂？
A： 开阻焊窗。在阻焊层铺一块同样大小铜。
28. Q：这是我设计的一块双面板,上下两部分是对称的,现已经将上半部分的线布完,我想将这部分的线复制到下半部分,要求沿水平方向翻转下来,请教如何在Allegro中实现,请指教~~~~
A：在COPY 命令下，如果要mirror 多条线时，先拉个框选种，然后要鼠标左键点一下（这时被选种的内容可以移动），然后再右击，出现的&Mirror Geometry&选项就不显灰了呀
& && && && && &
& && && && && && && && && && && && && && && && && && && &
29. Q：有一个LOGO，是.bmp 图象文件，请问怎样将它导入ALLEGRO设计中，并且以SILKSCREEN的形式显示
A：借助第三方软件﹐把*.bmp 转成*.dxf,然后在allegro 中导入dxf 文件﹗﹗﹗先将bmp 转成dxf，再生成format symbo！
30. Q：如何让VIA在BGA的PIN间居中:
A：你只能直接输入坐标定位，算好间距后，然后用矩阵复制就可以了。矩阵复制就是，选中copy按钮，在option下面的Qty下分别填入数值，即可复制 X表示横向复制 Y表示纵向复制 Qty表示你要复制几次（就是说复制几个via） Spacing表示复制的这几个via间距都是多少 Order表示复制的方向。比如X方向复制，你在Order选择Right，就是从你复制的这个原始via开始向右复制依次的Left 表示向左复制。Down和Up分别表示向下和向上复制。& && && && && &&&
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& & & & & & & & & & & & & & & & 31. Q ：请教ALLEGRO中的Manufacture-&dfa check的功能为何??
A：深层次的应用，需要Skill语言的支持
& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 32. Q：如何在Allegro中只显示连线，不显示同一层的铺铜有的时候检查某一层的时候，既有连线又有铺铜很难检查
A：可以将除了铺铜之外的所有线都hilight那么就只有铺铜是Dehilight 然后使用Display--Color Priority，关闭铺铜的那个颜色这时候，这一层就只显示连线了不过需要注意的是，这一层的via、pad、等等的颜色不能和铺铜的颜色一样，否则将会一起不显示了, 也可以改变shape显示的格点,在user preference editor中display选项卡,将display_shapefill一栏中的值填5～10之间的某个数(象素),这样shape在显示时就不是那么显眼了.
& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & &&&& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 33. Q：请教Allegro的两个功能 Setup------Property Definitions 有什么功能和如何使用 Setup------Define Lists……怎么用
A：请参考下面： Setup------Property Definitions 是添加一些用户的设定，虽然Allegro 里的Edit Property里的设定已经很多了，可能还有很多用户希望的没有，所以用户可以自己发挥； Setup------Define Lists 可以输出相关的信息，按照上面的选项，点击-&按钮选add，然后选show就可以了， & & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 34. Q： 请教如何替换封装?
A：请参考下面：在Device中定义的语法是： PACKAGEPROP ALT_SYMBOLS '(Subclass:Symbol,...;Subclass:Symbol,...)' 其中Subclass可设定为Top层和Bottom层，Top层的表示可以用“T”来表示，Bottom层的表示可以用“B”来表示。若Subclass没有进行设定表示，系统会认为是Top层。例：原先的零件包装为R0805，我们要设定它可以和Top曾的R0603和Bottom层的R1206进行包装的转换。 Device File中的定义：
PACKAGE R0805 CLASS IC PINCOUNT 2 PACKAGEPROP ALT_SYMBOLS '(T：R0603；B：R1206)' END 这个Device文档就表示R0805这颗零件可以和top层上包装为R0603和Bottom层的零件包装为R1206的零件进行更换。注：一定要用一组单引号把所要转换的零件框在里面。
& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & &&&& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 35. Q：执行什么动作才能让已有的via转换为测试点，或者你们是怎么生成测试点的。
A：rout--&testprep--&auto...中选中replace via & & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 36. Q：请教一个奇怪的铺铜现象我用ADD_SHAP_SOLID FILL,设LIN WIDTH 为4,加上后用了EDIT SHAP,设网络名为GND,并使 VOID AUTO.但是不能自动避开其它网络.
A：请参考下面：不能小与0.003 0.003是指当执行Auto void时小于这个值的shape就自动删除，单位为：平方英寸。
& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & &&&& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 37.Q：请问View--Color view save是什么作用
A：第一个Complete，保存后的文件用写字板打开可以看到当前打开的所有颜色的记录第二个选项是记录了之前对显示哪些、不显示那些的操作 & & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 38.Q：我在SETUP USER PREFERENCES里面进行了设置,但退出后就没有了,不能保存?下次进入还是缺省值?
A：参考下面：问题主要可能是：因为Allegro不支持空格符号，而Windows XP系统装好Allegro后默认的Pcbenv会放在用户目录下，即： d:\Documents and Settings\×××\pcbenv 而其中正好有空格。解决方案为：更改Pcbenv的位置。步骤： 1． 右击我的电脑，进入属性设置?高级?环境变量 2． 点击系统变量的新建，变量名：home 变量值：任何一个绝对路径，注意不要有空格的路径，例：D:确定就可以了
& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & &&&& & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 39. Q：请教怎么样做一个弧形阵列的元件!
A：你在加Pin的时候，option里的copy mode选polar就可以了，其它和普通加矩阵pin设置差不多！ & & & & & & & & & & & &
& & & & & & & & & & & & & & & & & & & & & & & & & & & & 40. Q：ALLEGRO特殊规则区是怎样做出来的（例如线进入这个区域线宽会有变化）
A：setup-&constraints-& add area 在spacing / physical rules set 的set value 中设定一种所需的spacing/physical edit -&properties 选刚才画的area(that is a shape) 选net_spacing_type net_physical_type
填入一个名字,最好能表现他的属性, setup-&constraints-& 在spacing / physical rules set 中分别点assignment table 套用上去就可以了. 另外,还有一种添加area 的方法. add -& shape -&unfilled class board geometry sub_class constraint_area & & & & & & & & & & & &
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逛了这许久，何不进去瞧瞧？1.信号完整性（Signal Integrity）：就是指电路系统中信号的质量,如果在要求的时间内,信号能不失真地从源端传送到接收端,我们就称该信号是完整的。
2.传输线（Transmission Line）：由两个具有一定长度的导体组成回路的连接线,我们称之为传输线,有时也被称为延迟线。
3.集总电路（Lumped circuit）：在一般的电路分析中,电路的所有参数,如阻抗、容抗、感抗都集中于空间的各个点上,各个元件上,各点之间的信号是瞬间传递的,这种理想化的电路模型称为集总电路。
4.分布式系统(Distributed System)：实际的电路情况是各种参数分布于电路所在空间的各处,当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯,整个信号通道是带有电阻、电容、电感的复杂网络,这就是一个典型的分布参数系统。
5.上升/下降时间（Rise/Fall Time）：信号从低电平跳变为高电平所需要的时间,通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间,记为Tr。
6.截止频率（Knee Frequency）：这是表征数字电路中集中了大部分能量的频率范围（0.5/Tr）,记为Fknee,一般认为超过这个频率的能量对数字信号的传输没有任何影响。
7.特征阻抗（Characteristic Impedance）：交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗,也称为浪涌阻抗,记为Z0。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示。
8.传输延迟（Propagation delay）：指信号在传输线上的传播延时,与线长和信号传播速度有关,记为tPD。
9.微带线（Micro-Strip）：指只有一边存在参考平面的传输线。
10.带状线（Strip-Line）：指两边都有参考平面的传输线。
11.趋肤效应（Skin effect）：指当信号频率提高时,流动电荷会渐渐向传输线的边缘靠近,甚至中间将没有电流通过。与此类似的还有集束效应,现象是电流密集区域集中在导体的内侧。
12.反射（Reflection）：指由于阻抗不匹配而造成的信号能量的不完全吸收,发射的程度可以有反射系数ρ表示。
13.过冲/下冲（Over shoot/under shoot）：过冲就是指接收信号的第一个峰值或谷值超过设定电压——对于上升沿是指第一个峰值超过最高电压;对于下降沿是指第一个谷值超过最低电压,而下冲就是指第二个谷值或峰值。
14.振荡：在一个时钟周期中,反复的出现过冲和下冲,我们就称之为振荡。振荡根据表现形式可分为振铃（Ringing）和环绕振荡,振铃为欠阻尼振荡,而环绕振荡为过阻尼振荡。
匹配（Termination）：指为了消除反射而通过添加电阻或电容器件来达到阻抗一致的效果。因为通常采用在源端或终端,所以也称为端接。
15.串扰：串扰是指当信号在传输线上传播时,因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰,这种干扰是由于传输线之间的互感和互容引起的。
信号回流（Return current）：指伴随信号传播的返回电流。
16.自屏蔽（Self shielding）：信号在传输线上传播时,靠大电容耦合抑制电场,靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。
17.前向串扰（Forward Crosstalk）：指干扰源对牺牲源的接收端产生的第一次干扰,也称为远端干扰(Far-end crosstalk)。
18.后向串扰（Forward Crosstalk）：指干扰源对牺牲源的发送端产生的第一次干扰,也称为近端干扰(Near-end crosstalk)。
19.屏蔽效率（SE）：是对屏蔽的适用性进行评估的一个参数,单位为分贝。
吸收损耗：吸收损耗是指电磁波穿过屏蔽罩的时候能量损耗的数量。
20.反射损耗：反射损耗是指由于屏蔽的内部反射导致的能量损耗的数量,他随着波阻和屏蔽阻抗的比率而变化。
21.校正因子：表示屏蔽效率下降的情况的参数,由于屏蔽物吸收效率不高,其内部的再反射会使穿过屏蔽层另一面的能量增加,所以校正因子是个负数,而且只使用于薄屏蔽罩中存在多个反射的情况分析。
22.差模EMI：传输线上电流从驱动端流到接收端的时候和它回流之间耦合产生的EMI,就叫做差模EMI。
23.共模EMI：当两条或者多条传输线以相同的相位和方向从驱动端输出到接收端的时候,就会产生共模辐射,既共模EMI。
24.发射带宽：即最高频率发射带宽,当数字集成电路从逻辑高低之间转换的时候,输出端产生的方波信号频率并不是导致EMI的唯一成分。该方波中包含频率范围更宽广的正弦谐波分量,这些正弦谐波分量是工程师所关心的EMI频率成分,而最高的EMI频率也称为EMI的发射带宽。
25.电磁环境：存在于给定场所的所有电磁现象的总和。
26.电磁骚扰：任何能引起装置、设备或系统性能降低或者对有生命或者无生命物质产生损害作用的电磁现象。
27.电磁干扰：电磁骚扰引起设备、传输通道和系统性能的下降。
28.电磁兼容性：设备或者系统在电磁环境中能正常工作且不对该环境中任何事物构成不能承受的电磁骚扰的能力。
29.系统内干扰：系统中出现由本系统内部电磁骚扰引起的电磁干扰。
30.系统间干扰：有其他系统产生的电磁干扰对一个系统造成的电磁干扰。
31.静电放电：具有不同静电电位的物体相互接近或者接触时候而引起的电荷转移。
建立时间（Setup Time）：建立时间就是接收器件需要数据提前于时钟沿稳定存在于输入端的时间。
32.保持时间（Hold Time）：为了成功的锁存一个信号到接收端,器件必须要求数据信号在被时钟沿触发后继续保持一段时间,以确保数据被正确的操作。这个最小的时间就是我们说的保持时间。
33.飞行时间（Flight Time）：指信号从驱动端传输到接收端,并达到一定的电平之间的延时,和传输延迟和上升时间有关。
34.Tco：是指器件的输入时钟边缘触发有效到输出信号有效的时间差,这是信号在器件内部的所有延迟总和,一般包括逻辑延迟和缓冲延迟。缓冲延迟（buffer delay）：指信号经过缓冲器达到有效的电压输出所需要的时间
35.时钟抖动（Jitter）：时钟抖动是指时钟触发沿的随机误差,通常可以用两个或多个时钟周期之间的差值来量度,这个误差是由时钟发生器内部产生的,和后期布线没有关系。
36.时钟偏移（Skew）：是指由同样的时钟产生的多个子时钟信号之间的延时差异。
假时钟: 假时钟是指时钟越过阈值(threshold)无意识地改变了状态(有时在VIL 或VIH之间)。通常由于过分的下冲(undershoot)或串扰(crosstalk)引起。
37.电源完整性(Power Integrity)： 指电路系统中的电源和地的质量。
38.同步开关噪声（Simultaneous Switch Noise）：指当器件处于开关状态,产生瞬间变化的电流（di/dt）,在经过回流途径上存在的电感时,形成交流压降,从而引起噪声,简称SSN。也称为Δi噪声。
39.地弹（Ground Bounce）：指由于封装电感而引起地平面的波动,造成芯片地和系统地不一致的现象。同样,如果是由于封装电感引起的芯片和系统电源差异,就称为电源反弹（Power Bounce）。
1. 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近集中原则，同时数字电路和模拟电路分开
2.定位孔、标准孔等非安装孔周围1.27mm 内不得贴装元、器件，螺钉等安装孔周围3.5mm（对于M2.5）、4mm（对于M3）内不得贴装元器件。
3. 卧装电阻、电感（插件）、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与元件壳体短路。
4. 元器件的外侧距板边的距离为5mm。
5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm。
6. 金属壳体元器件和金属件（屏蔽盒等）不能与其它元器件相碰，不能紧贴印制线、焊盘，其间距应大于2mm。定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大于3mm。
7. 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布
8. 电源插座要尽量布置在印制板的四周，电源插座与其相连的汇流条接线端应布置在同侧。特别应注意不要把电源插座及其它焊接连接器布置在连接器之间，以利于这些插座、连接器的焊接及电源线缆设计和扎线。电源插座及焊接连接器的布置间距应考虑方便电源插头的插拔。
9. 其它元器件的布置
所有IC 元件单边对齐，有极性元件极性标示明确，同一印制板上极性标示不得多于两个方向
出现两个方向时，两个方向互相垂直。
10、板面布线应疏密得当，当疏密差别太大时应以网状铜箔填充，网格大于8mil(或0.2mm)。
11、贴片焊盘上不能有通孔，以免焊膏流失造成元件虚焊。重要信号线不准从插座脚间穿过。
12、贴片单边对齐，字符方向一致，封装方向一致。
13、有极性的器件在以同一板上的极性标示方向尽量保持一致
元件布线规则
1、 画定布线区域距PCB板边≤1mm的区域内，以及安装孔周围1mm内，禁止布线
2、 电源线尽可能的宽，不应低于18mil；信号线宽不应低于12mil；cpu入出线不应低于10mil（或8mil）；线间距不低于10mil
3、 正常过孔不低于30mil
4、 双列直插：焊盘60mil，孔径40mil
1/4W电阻： 51*55mil（0805表贴）；直插时焊盘62mil，孔径42mil
无极电容： 51*55mil（0805表贴）；直插时焊盘50mil，孔径28mil
5、 注意电源线与地线应尽可能呈放射状，以及信号线不能出现回环走线
印制电路板(PCB)在电子产品中，起到支撑电路元件和器件的作用，它同时还提供电路元件和器件之间的电气连接。其实，PCB的设计，远非排列、固定元器件，连通元器件引脚这样简单，PCB设计的好坏对产品的抗干扰能力影响很大，甚至对今后产品的性能起决定性的作用。随着电于技术的飞速发展，元器件和产品的外型尺寸都越来越小，工作频率越来越高，使得PCB上元器件的密度大幅提高，增加了PCB设计、加工的难度。因此，PCB设计始终是电子产品开发设计中最重要的内容之一。&
一、布局与布线是ＰＣＢ设计中的两个最重要内容
所谓布局就是把电路图上所有的元器件都合理地安排到有限面积的PCB上。最关键的问题是：开关、按钮、旋钮等操作件，以及结构件（以下简称“特殊元件”）等，必须被安排在指定的位置上；其他元器件的位置安排，必须同时兼顾到布线的布通率和电气性能的最优化，以及今后的生产工艺和造价等多方面因素。这种“兼顾”往往是对设计师的水平和经验的挑战。
布线就是在布局之后，通过设计铜铂的走线图，按照原理图连通所有的走线。显然，布局的合理程度直接影响布线的成功率，往往在布线过程中还需要对布局作适当的调整。布线设计可以采用双层走线和单层走线，对于极其复杂的设计也可以考虑采用多层布线方案，但为了降低产品的造价，一般应尽量采用单层布线方案。对于个别无法布通的走线，可以采用标准间距短跳线或长跳线（软线）连通。
二、ＰＣＢ设计的一般原则
1.ＰＣＢ尺寸大小和形状的确定
首先根据产品的机械结构确定。当空间位置较富余时，应尽量选择小面积的ＰＣＢ。因为面积太大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加，但还要充分考虑到元器件的散热和邻近走线易受干扰等因素。
· 特殊元件的布局原则&
①尽可能缩短高频元器件之间的连线，设法减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互挨得太近，输入和输出元件应尽量远离。
②某些元器件或导线之间可能有较高的电位差，应加大它们之间的距离，以免放电引出意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。
③重量超过１５ｇ的元器件、应当用支架加以固定，然后焊接。那些又大又重、发热量多的元器件，不宜装在印制板上，而应装在整机的机箱底板上，且应考虑散热问题。热敏元件应远离发热元件。
④对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求。若是机内调节，应放在印制板上方便于调节的地方；若是机外调节，其位置要与调节旋钮在机箱面板上的位置相适应。
⑤应留出PCB定位孔及固定支架所占用的位置。
· 普通元器件的布局原则&
①按照电路的流程安排各个电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的流向。
②以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、整齐、紧凑地排列在ＰＣＢ上．尽量减少和缩短各元器件之间的引线和连接。
③在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观．而且装焊容易．易于批量生产。
④位于电路板边缘的元器件，离电路板边缘一般不小于２ｍｍ。电路板的最佳形状为矩形。长宽比为３：２成４：３。电路板面尺寸大于２００ｘ１５０ｍｍ时．应考虑电路板所受的机械强度。
①相同信号的电路模块输入端与输出端的导线应尽量避免相邻平行。最好加线间地线，以免发生反馈藕合。
②印制铜铂导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决定。当铜箔厚度为 ０．０５ｍｍ，导线宽度为１．５ｍｍ时，通过２Ａ的电流，温升不会高于３℃，可满足一般的设计要求，其他情况下的铜铂宽度选择可依次类推。对于集成电路，尤其是数字电路，通常选０．０２－０．３ｍｍ导线宽度就可以了。当然，只要允许，还是尽可能用宽线．尤其是电源线和地线。导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于集成电路，尤其是数字电路，只要工艺允许，可使间距小至０．５ｍｍ。
③由于直角或锐角在高频电路中会影响电气性能，因此印制铜铂导线的拐弯处一般取圆弧形。此外，尽量避免使用大面积铜箔，否则．长时间受热时，易发生铜箔膨胀和脱落现象。必须用大面积铜箔时，最好用栅格状．这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。
焊盘用来焊接元器件的引脚，对于无固定支架的元器件，焊盘也起到支撑、固定元器件的承重作用。焊盘中心孔要比元器件引线直径稍大一些，但焊盘太大时易形成虚焊。一般情况下，焊盘外径Ｄ不小于(ｄ＋１．２)ｍｍ，其中ｄ为焊盘中心孔径。对高密度的数字电路，焊盘最小直径可取(ｄ＋１．０)ｍｍ。在位置许可的情况下，焊盘面积宜大不宜小；位置拥挤时，也可采用异型（椭圆或长方形）焊盘，以增加焊盘的实际有效面积。
三、ＰＣＢ及电路抗干扰措施
抗干扰设计与具体电路有着密切的关系，是一个很复杂的技术问题。这里仅就ＰＣＢ抗干扰设计中的几项最基本的措施做一些简要说明。更详细的方法请参阅专业书籍。
１．电源线设计&
根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。尤其要注意使电源线、地线中的供电方向，与数据、信号的传递方向相反，即：从末级向前级推进的供电方式，这样有助于增强抗噪声能力。
２．地线设计&
地线既是特殊的电源线，也是信号线。除了遵循电源线设计的一般原则外，还要做到：
①不同的信号对地线的结构有不同的要求。数字地与模拟地分开，若线路板上既有逻辑电路又有线性电路，应使它们尽量分开；低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地；高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状大面积地箔。
②接地线应尽量加粗。若接地线太细，接地电位将随电流的变化和信号频率的变化而变化，使噪声加大，严重时将引起自激。因此应尽量加粗接地线，使它能通过三倍于印制板上的允许电流。如有可能，接地线宽度应在２－３ｍｍ以上。
③数字电路系统的接地线构成闭环路，能提高抗噪声能力。
３．退藕电容配置 ＰＣＢ设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容，以提高电源回路的抗干扰能力。退藕电容的一般配置原则是：
①电源输入端跨接１０－１００ｕｆ的电解电容器。如有可能，接１００ｕＦ以上的更好。
②原则上每个集成电路芯片都应布置一个０．０１ｐＦ的瓷片电容，如遇印制板空隙不够，可每４－８个芯片布置一个１－１０ｐＦ的钽电容。
③对于抗噪能力弱、关断时电源变化大的器件，如 ＲＡＭ、ＲＯＭ存储器件，应在芯片的电源线和地线引脚之间直接接入退藕电容。
④电容引线不能太长，尤其是高频旁路电容不能有引线。此外，还应注意以下两点：
a）在印制板中有接触器、继电器、按钮等元件时，操作它们时均会产生较大火花放电，必须采用ＲＣ电路来吸收放电电流。一般Ｒ取１－２Ｋ，Ｃ取２．２－４７ＵＦ。
b）ＣＭＯＳ的输入阻抗很高，且易受感应干扰，因此在使用时对不用使用的端子要接地或接正电源。
四、ＰＣＢ设计的一般步骤
确定ＰＣＢ尺寸、形状；确定特殊元件的位置；确定普通元器件位置；尝试布线；修改布局；布设短线；布设长线；优化电源线；工艺设计；标注与文字。
可以借助PROTEL等ＰＣＢ辅助设计软件，辅助完成布线设计。
介绍一些基本的PCB布线技巧
一、在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，
进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用， 还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会， 才能得到其中的真谛。 1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因， 现只对降低式抑制噪音作以表述：
众所周知的是在电源、地线之间加上去耦电容。
尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5mm
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
二、 数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。
三、信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。&
四、大面积导体中连接腿的处理
在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。&
五、 布线中网络系统的作用
在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
6 设计规则检查（DRC）
布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：
线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。
对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
模拟电路和数字电路部分，是否有各自独立的地线。
后加在PCB中的图形（如图标、注标）是否会造成信号短路。
对一些不理想的线形进行修改。
在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。&
布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1． 直角走线
直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
C=61W(Er)1/2/Z0&
在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：
T10-90%=2.2*C*Z0/2 = 2.2*0. = 0.556ps
通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。&
2． 差分走线
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。&
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。从图1-8-15的接收端的结构可以看到，晶体管Q3,Q4的发射极电流是等值，反向的，他们在接地处的电流正好相互抵消（I1=0），因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路，图1-8-16是单端信号和差分信号的地磁场分布示意图。
在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，见图1-8-17所示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。
误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，这时候我们该如何取舍呢？在下结论之前我们先看看下面一个仿真结果。
从上面的仿真结果看来，方案1和方案2波形几乎是重合的，也就是说，间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多（方案3）。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
可以这么说，PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0），如图1-8-19。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏
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