~runtime errorr (10028): Can...

来源：蜘蛛抓取(WebSpider) 时间：2011-10-25 04:50 标签： runtime error
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VHDL中无法解决信号重复引用错误的问题？
Error (10028): Can't resolve multiple constant drivers for net &OOI1[3]& at RLL.vhd(14)
VHDL编译过程中出现这个问题，相关程序段如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY K IS PORT(CLK RST:IN STD_LOGIC; OI:STD_LOGIC_VECTOR(3 DOWNTO 0)); ARCHITECTURE BAV OF K IS SIGNAL OOI,OII:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLKI,RST) BEGIN IF RST='1' THEN OII&=(OTHERS=&'0'); ELSIF CLKI'EVENT AND CLKI='1' THEN IF OII&9 THEN OII&=OII+1; ELSE OII&=(OTHERS=&'0'); END IF; END IF; OOI&=OII; OI &= OII; END PROCESS; ..... 这是一个典型的十进制计数器程序段，实现的功能是一位计数器，程序中，OOI,OII均为信号类型，这只是我设计的一段程序，需要讲数据引出输出，并且将数据引出另外一个信号，在下一段程序段中再进行处理，但是，编译出错，提示信号多重引用错误，一旦 删掉OOI&=OII;，编译能通过，请问如何解决此问题？
提问者采纳
这位兄弟，你的程序不是那里出错了，我帮你编译过了，看一下下面，黑色加粗的地方是是改过的。还有就是你要把你全部的程序发过来，才可以帮你解决。目前按照这个程序，只能检查这些错误。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY K IS PORT(CLK
, RST:IN STD_LOGIC; OI:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END K; ARCHITECTURE BAV OF K IS SIGNAL OOI,OII:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS( CLK ,RST) BEGIN IF RST='1' THEN OII&=(OTHERS=&'0'); ELSIF
CLK'EVENT AND
CLK ='1' THEN IF OII&9 THEN OII&=OII+1; ELSE OII&=(OTHERS=&'0'); END IF; END IF; OOI&=OII; OI &= OII; END PROCESS; END BAV;
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出门在外也不愁下面fpga程序编译错误，望大虾指正，不胜感激。_百度知道
下面fpga程序编译错误，望大虾指正，不胜感激。
module smg (clk,key_in,smg_wei,dataout);
input [1:0]key_output smg_
output [7:0]
reg [7:0]smg_
reg [7:0]dataout1;
reg [25:0]
reg [6:0]m_
reg[1:0]dout1,dout2,dout3;
//寄存器
wire[1:0]key_
assign dataout=dataout1;//按键消抖处理部分assign key_down = (dout1 | dout2 | dout3); //按键消抖输出always @(posedge count[17])begin dout1 &= key_ dout2 &= dout1; dout3 &= dout2; endalways @ (posedge clk)
count&=count+1;
if(count==25'd)begin
case (count[16:15])
2'b00:smg_wei&=8'b;
2'b01:smg_wei&=8'b;
2'b10:data&=m_js[3:0];
2'b11:data&=m_js[6:4];
always @ (posedge ese or negedge key_down[1])
if(!key_down[1]) begin
dataout1=8'b;
else if(!key_down[0]) begin
m_js[3:0]&=m_js[3:0]+1'b1;
if(m_js[3:0]==4'b1010)begin
m_js[3:0]&=4'b0000;
m_js[6:4]=m_js[6:4]+1'b1;
if(m_js[6:4]==3'b110)begin
m_js[6:4]&=3'b000;
always @ (posedge clk) begin
case(data)
4'b0000: dataout1=8'b;
4'b0001: dataout1=8'b;
4'b0010: dataout1=8'b;
4'b0011: dataout1=8'b;
4'b0100: dataout1=8'b;
4'b0101: dataout1=8'b;
4'b0110: dataout1=8'b;
4'b0111: dataout1=8'b;
4'b1000: dataout1=8'b;
4'b1001: dataout1=8'b;
endendmodule错误代码Error (10028): Can't resolve multiple constant drivers for net &dataout1[7]& at smg.v(68)Error (10029): Constant driver at smg.v(56)Error (10028): Can't resolve multiple constant drivers for net &dataout1[6]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[5]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[4]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[3]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[2]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[1]& at smg.v(68)Error (10028): Can't resolve multiple constant drivers for net &dataout1[0]& at smg.v(68)Error: Can't elaborate top-level user hierarchy
提问者采纳
always @ (posedge ese or negedge key_down[1])always @ (posedge clk) begin两个进程中都对dataout1进行了赋值，这样是不允许的
提问者评价
非常感谢，初学者，勿见笑，留下你的联系方式吧？？
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