导读：第1章习题，采用HDL描述、自顶向下、开放标准、具有完备设计库，1.3什么是Top-down设计方式？（P4），1.4数字系统的实现方式有哪些？各有什么优缺点？，74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂，采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、，专用集成电路设计：设计掩模成本高，IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重
1.1 名词解释
JTAG边界扫描
FPGA/CPLD编程与配置
1.2 现代EDA技术的特点有哪些？
采用HDL描述、自顶向下、开放标准、具有完备设计库
1.3 什么是Top-down设计方式？（P4）
数字系统的实现方式有哪些？各有什么优缺点？
74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂
采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、
调试仿真方便，开发费用低，
但单位成本较高，适合小批量应用
专用集成电路设计：设计掩模成本高，适合大批量应用
1.5 什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？
IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，
避免重复劳动为大规模SOC设计提供开发基础、和开发平台。
用硬件描述语言设计数字电路有什么优势？
优势：可进行行为级、RTL级、门级多层面对电路进行描述、
可功能仿真时序分析，与工艺无关。
基于FPGA/CPLD的数字系统设计流程包括哪些步骤？
（P8 图1.7）
什么是综合？常用的综合工具有哪些？
HDL?RTL?门级?网表的描述转换过程
ALTERA:MAX-PLUSII，Quartus,
Xilinx:ISE , Lattice: ispLERVER
功能仿真与时序仿真有什么区别？
功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时
1.11 数字逻辑设计描述分哪几个层级，各有什么特点。
1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。
可表示为布尔代数方程，由乘积项的和表示
1.13 FPGA与CPLD在实现方式或内部结构上的主要区别
查表、与或阵列
1.14 VerilogHDL与计算机程序设计语言主要区别
（描述并行电路行为或结构、描述的串行指令流）
1.15 简述“逻辑综合”功能作用。
1.16 数字系统描述有哪些层级，各有什么特点，用硬件描述语言设计数字电路有什么优势？
从器件的或阵列编程结构角度看，PROM、PLA、PAL、GAL在结构上有什么区别？
说明PAL、GAL的输出单元有何特点，它怎样实现可编程组合电路和时序电路？
PAL、GAL输出单元都有一个触发器，
实现组合逻辑时触发器被旁路掉，
实现时序单路是则从触发器输出信号。
简述基于乘积项的可编程逻辑器件的结构特点？
PAL、GAL是乘积项可编程，或阵列固定的PLD器件，
送到或门的乘积项是固定的，大大简化了器件设计算法
基于查找表的可编程逻辑结构的原理是什么？
基于乘积项和基于查找表的结构各有什么优缺点？
基于乘积项的适合用于设计一些逻辑型电路、电路规模较小
而基于查找表结构适合设计数据型电路，电路规模较大，
用于逻辑型电路设计会有延时不确定等问题。
CPLD和FPGA在结构上有什么明显的区别，各有什么特点？
CPLD是基于乘积项可编程的，适合用于设计一些逻辑型电路、电路规模较小 FPGA是基于查表的，适合设计数据型大规模系统
FPGA器件中的存储器块有何作用？
FPGA存储器用于存储每种逻辑输入对应的需要输出逻辑真值表。
2.8简要说明JTAG边界扫描概念及作用。
2.9 简述FPGA配置、CPLD编程概念及其异同点。
基于Quartus II软件，用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
基于Quartus II软件，用7490设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。设计过程如下：
（1）先用Quartus II的原理图输入方式，用7490连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；
（2）将7490连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件；
（3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。
（4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。
基于Quartus II软件，用74161设计一个模99的计数器，个位和十位都采用8421BCD码的编码方式设计，分别用置0和置1两种方法实现，完成原理图设计输入、编译、仿真和下载整个过程。
基于Quartus II软件，用7490设计一个模71计数器，个位和十位都采用8421BCD码的编码方式设计，完成原理图设计输入、编译、仿真和下载整个过程。
基于Quartus II，用74283（4位二进制全加器）设计实现一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果
基于Quartus II，用74194（4位双向移位寄存器）设计一个“”序列产生器电路，进行编译和仿真，查看仿真结果。
基于Quartus II软件，用D触发器和适当的门电路实现一个输出长度为15的m序列产生器，进行编译和仿真，查看仿真结果。
用Verilog设计一个8位加法器，并进行综合和仿真，查看综合结果和仿真结果。
用Verilog设计一个8位计数器，并进行综合和仿真，查看综合结果和仿真结果。
5.1 下列标识符哪些是合法的，哪些是错误的？
Cout, 8sum, \a*b, _data, \wait, initial, $latch
5.2 下列数字的表示是否正确？
6'd18, 'Bx0, 5'b0x110, 'da30, 10'd2, 'hzF
5.3 reg型与wire型变量有什么本质区别
5.4 wire型变量没有驱动其值为多少
5.5 reg型初始值一般为多少
定义如下的变量和常量：
（1）定义一个名为count的整数；
（2）定义一个名为ABUS的8位wire总线；
wire[7:0] ABUS;
（3）定义一个名为address的16位reg型变量，并将该变量的值赋为十进制数128；
address&=16’d128;
（4）定义参数Delay_time, 参数值为8；
parameter Delay_time =8;
（5）定义一个名为DELAY的时间变量；
integer DELAY;
（6）定义一个32位的寄存器MYREG；
reg[31:0] MYREG;
（7）定义一个容量为128，字长为32位的存储器MYMEM；
reg[32-1:0] MYREG[128];
5.8 .举例列出Verilog整数（Integer）2进制、8进制、16进制常量。
net型数据类型有哪些？
5.10 给出reg型、和integer型变量Variable定义示例程序
5.11 Verilog向量与标量的定义
试编写求补码的Verilog程序，输入是带符号的8位二进制数。
negCode(out,in);
output reg[7:0]
input wire[7:0]
always @(in[0]or in[1] or in[2]or in[3] or in[4]or in[5] or in[6]or in[7])
if(in[7]) begin
for(i=0;i&7;i++) a[i]=~in[i];
a[7]=in[7];
试编写两个四位二进制数相减的Verilog程序。（参考P175，例7.18）
有一个比较电路，当输入的一位8421BCD码大于4时，输出为1，否则为0。试编写
包含总结汇报、文档下载、外语学习、行业论文、办公文档、旅游景点、党团工作、IT计算机、教学研究、工作范文以及2014年PLD习题集(含参考答案)数字系统设计等内容。本文共3页
相关内容搜索您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
EDA第3章教案解析.ppt48页
本文档一共被下载：
次 ,您可全文免费在线阅读后下载本文档。
文档加载中...广告还剩秒
需要金币：300 &&
你可能关注的文档：
··········
··········
正在加载中，请稍后...您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
数字电子技术基础课设计实验报告.docx 22页
本文档一共被下载：
次 ,您可全文免费在线阅读后下载本文档。
下载提示
1.本站不保证该用户上传的文档完整性，不预览、不比对内容而直接下载产生的反悔问题本站不予受理。
2.该文档所得收入(下载+内容+预览三)归上传者、原创者。
3.登录后可充值，立即自动返金币，充值渠道很便利
需要金币：180 &&
数字电子技术基础课设计实验报告
你可能关注的文档：
··········
··········
数字电子技术课程设计（数字时钟逻辑电路的设计与实现）学院：信息学院班级：学号：姓名：刘柳指导教师：楚岩课设时间：日—日一摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。这些都是以数字时钟作为时钟源的。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。二主要技术指标1.设计一个有时、分、秒（23小时59分59秒）显示的电子钟2.该电子钟具有手动校时功能三方案论证与选择要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。经过分频器输出的秒脉冲信号到计数器中进行计数。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。校时电路一般采用手动调整。手动调整可利用手动的节拍调准显示时间。方案原理图如下：电路的选择和比较：1.振荡电路及分频电路方案一：（1）采用石英晶体振荡器石英晶体振荡器的特点是电路结构简单，由于石英晶体的品质因数Q值很高，因而具有很好的选频特性。另外它还具有一个极为稳定的串联谐振频率f。而f只由石英晶体的结晶方向和外观尺寸所决定。当f=1000Hz时采用下面的电路。图1当f=1000Hz石英晶体振荡电路当电路中的石英晶振荡频率是4MHz时，则电路的输出频率为4MHz。采用如下的电路。图2当f=4MHz石英晶体振荡电路一般情况下，晶振荡频率愈高，准确度愈高，但所用分频级数愈多，耗电量愈大，成本也就愈高。在选择晶振器时，应综合考虑。所以我们采用f=1000Hz的石英晶体振荡电路输出方波的频率=石英晶体的固有谐振频率（2）用CD4060计数作分频器数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制串行计数器（14级2分频），可以将32768HZ的信号分频为2HZ，其次CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。方案二：用石英晶体振荡器，用触发器作分频器我们知道，一个触发器就是一个二分频器，N个触发器就是2×2×2……分频器，而用计数分频，则按计数进制进行分频，如十进制计算器就是十分频器，M进制计数器为M分频器。若用晶振频率为32768HZ的石英晶体振荡器，要产生1HZ的秒脉冲，就需要触发器（或计数触发器）的个数为2n=32768HZ，n=15。可选用采用多级2进制计数器来实现。图3用触发器做分频器方案三：（1）采用555构成的多偕振荡电路振荡器电路选用555构成的多偕振荡器，由555定时器构成的1KHZ的自激振荡器，其原理是0.7(2R3+R4+R5)C4=1ms，f=1/t=1KHZ。计时是1HZ的脉冲才是1S计一次数，所以需要分频才能得到1HZ的脉冲，所以用74LS90串联而成的分频器。其中的电位器可以微调振荡器的输出频率。图4555多谐振荡电路（2）用74LS90作分频器通常实现分频器的电路是计数器电路，一般采用多级10进制计数器来实现。分频器的功能有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。选用中规模集成电路74LS90可以完成以上功能。如图所示，将3片74LS90级联，每片为1/10分频，三片级联正好获得1HZ的标准秒脉冲。图5分频电路秒信号发生器是数字电子钟的核心部分，它的精度和稳度决定了数字钟的质量，考虑到用石英晶体振荡构成的电路元件容易得，振荡频率准确，电路结构简
正在加载中，请稍后...温馨提示！由于新浪微博认证机制调整，您的新浪微博帐号绑定已过期，请重新绑定！&&|&&
LOFTER精选
网易考拉推荐
用微信&&“扫一扫”
将文章分享到朋友圈。
用易信&&“扫一扫”
将文章分享到朋友圈。
本文转载自金畅
阅读(100)|
用微信&&“扫一扫”
将文章分享到朋友圈。
用易信&&“扫一扫”
将文章分享到朋友圈。
历史上的今天
loftPermalink:'',
id:'fks_',
blogTitle:'【转载】数字电路实验与课程设计实验指导书',
blogAbstract:'& \r\n&\r\n&\r\n孟& 宇\r\n&\r\n&\r\n&\r\n&\r\n&\r\n&\r\n&\r\n&\r\n&\r\n2005.1\r\n&\r\n&\r\n&\r\n&\r\n',
blogTag:'',
blogUrl:'blog/static/',
isPublished:1,
istop:false,
modifyTime:0,
publishTime:4,
permalink:'blog/static/',
commentCount:0,
mainCommentCount:0,
recommendCount:0,
bsrk:-100,
publisherId:0,
recomBlogHome:false,
currentRecomBlog:false,
attachmentsFileIds:[],
groupInfo:{},
friendstatus:'none',
followstatus:'unFollow',
pubSucc:'',
visitorProvince:'',
visitorCity:'',
visitorNewUser:false,
postAddInfo:{},
mset:'000',
remindgoodnightblog:false,
isBlackVisitor:false,
isShowYodaoAd:false,
hostIntro:'',
hmcon:'0',
selfRecomBlogCount:'0',
lofter_single:''
{list a as x}
{if x.moveFrom=='wap'}
{elseif x.moveFrom=='iphone'}
{elseif x.moveFrom=='android'}
{elseif x.moveFrom=='mobile'}
${a.selfIntro|escape}{if great260}${suplement}{/if}
{list a as x}
推荐过这篇日志的人：
{list a as x}
{if !!b&&b.length>0}
他们还推荐了：
{list b as y}
转载记录：
{list d as x}
{list a as x}
{list a as x}
{list a as x}
{list a as x}
{if x_index>4}{break}{/if}
${fn2(x.publishTime,'yyyy-MM-dd HH:mm:ss')}
{list a as x}
{if !!(blogDetail.preBlogPermalink)}
{if !!(blogDetail.nextBlogPermalink)}
{list a as x}
{if defined('newslist')&&newslist.length>0}
{list newslist as x}
{if x_index>7}{break}{/if}
{list a as x}
{var first_option =}
{list x.voteDetailList as voteToOption}
{if voteToOption==1}
{if first_option==false},{/if}&&“${b[voteToOption_index]}”&&
{if (x.role!="-1") },“我是${c[x.role]}”&&{/if}
&&&&&&&&${fn1(x.voteTime)}
{if x.userName==''}{/if}
网易公司版权所有&&
{list x.l as y}
{if defined('wl')}
{list wl as x}{/list}