编写上升沿触发的vhdl 调用d触发器器的VHDL语言程序

来源：蜘蛛抓取(WebSpider) 时间：2012-06-14 15:21 标签： 上升沿触发
2. 利用VHDL语言描述一个带有同步复位功能的上升沿触发D触发器_百度知道&&& 今日偶然看到一些知名企业的笔试试题，随便扫描了下，看到有几道关于FPGA/CPLD的题目，小小的编程题，用VerilogHDL或VHDL语言编触发器，脑袋转了一下，模糊似乎清晰，清晰又像浸入模糊，呵呵。。。上半年，由于Boss项目，学习了FPGA，学的有点急，也断断续续的，才过几个月，似乎知识已经远去，打开电脑，速览以前的资料，记忆又回来了。。。简单记录下这道题，权当回忆。。。
//基本D触发器
module D_EF(Q,D,CLK)
input D,CLK;
reg Q;&&&&&&&&&&&&&&&&&&&&&&&&& &//在always语句中被赋值的信号要声明为reg类型 寄存器定义
always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要记忆
&&&&&& begin Q &= D; end
//带异步清0、异步置1的D触发器
module D_EF(q,qn,d,clk,set,reset)
input d,clk,set,
reg q,//寄存器定义
always @ (posedge clk or negedge set or negedge reset)
&&&&&& begin
&&&&&&&&&&&&& if(!reset) begin q&=0;qn&=1;end//异步清0，低有效
&&&&&&&&&&&&& else if(!set) begin q&=1;qn&=1;end //异步置1，低有效
&&&&&&&&&&&&& else begin q&=~d;qn&=~d;end
&&&&&& end&&
//带同步清0、同步置1的D触发器
module D_EF(q,qn,d,clk,set,reset)
input d,clk,set,
always @ (posedge clk)
&&&&&& begin
&&&&&&&&&&&&& if(reset) begin q&=0;qn&=1;end//同步清0，高有效
&&&&&&&&&&&&& else if(set) begin q&=1;qn&=1;end //同步置1，高有效
&&&&&&&&&&&&& else begin q&=~d;qn&=~d;end
&&&&&& end&&
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上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP()和D的波形如下图所示。分别画出它们的Q端波形。设触
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提问人：匿名网友
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上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP()和D的波形如下图所示。分别画出它们的Q端波形。设触发器初始状态为0。&
网友回答（共1条）
匿名网友&&&&lv1&&&&提问收益：0.00&答案豆
真值表怎么列
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