上升沿，下降沿 ??? -- 电工与电子学习园地 -- 工控网博客
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标签(TAG)： 本人初学plc，有很多问题想不通 & 谁能和我说说 什么叫上升沿 & 什么叫下降沿
& 能举例说明最好了 &, && 谢谢啊！
“学plc，有很多问题想不通 谁能和我说说 什么叫上升沿 什么叫下降沿 ，能举例说明最好了 ”
1、PLC的输入回路的按钮接通、断开时，形成一个输入矩形脉冲（例如正脉冲）信号；
2、在按钮按下时，输入回路接通，输入电平由零到高，为正脉冲的上升沿；
3、在按钮松开时，输入回路断开，输入电平由高回到零，为正脉冲的下降沿；
4、PLC的输出回路，在按钮按下时动作还是在按钮松开时动作，即是上升沿动作还是下降沿动作；
5、例如你要求输出回路在你按下按钮时动作，你就选用上升沿触点， 你要求输出回路在你松开按钮时动作，你就选用下降沿触点；
6、你要求输出回路在你按动按钮时动作，不论上升沿或是下降沿，你就选用一般触点就行了；
回复:上升沿，下降沿&???
感谢你的解释
回复:上升沿，下降沿&???
刘工的知识很全面，有问必答，难得的好人啊
暂无公告...什么时候用上升沿和下降沿_中华文本库
1 分钟 SM0.5 工作周期为 1 秒 在应用时直接写入就可以 注意在秒脉冲指令的后面用上升沿或者下降沿,这 样两个上升沿(下降沿)之间的时间 就是要得到的周期....
为上升沿触发,或者将时间调的很大,比如 1s,然后捕捉,捕捉到以后再将时间调小...用示波器观测波形时如何正确使用触发状态:上升沿、下降沿? TRIG SLOPE + 或 -...
频率越高,对上升沿的要求越高。 现在拿 100KHZ 的频率来说,一个 SCL 周期为 10uS,这其中包括一个上升沿,一 个下降沿,一个高电平时间和一个低电平的时间。...
end 一般来说,最好不要这样用,因为综合器对时钟优化的时候,对上升沿有优化,对下降沿没 有。 所以,如果用下降沿采样的话,时序可能会达不到要求。 更多请参考 ...
; (5. two 改为 mux21) 13.在 VHDL 中,如何描述时钟信号上升沿和下降沿?...器的 VHDL 描述,分析其实现机制,并说明三个不同的结构体分别用 了什么描述...
·分析一下到底是上升沿还是下降沿读写数据在看芯片 pdf 文档的时候总是容易被迷糊,总结一下,通过看时序图了解到底是上升沿还是 下降沿读写数据! 首先必须明白的...
但是如果在程序块内部需要某个信号的上升沿或者 下降沿、或者对于按钮触发的模块,由于按钮按下的持续时间很长,相当于一个电平信号, 而不是脉冲信号, 这时就需要...
: VAR_EBOOL VAR_BOOL 对于EBOOL变量,当给该变量赋值为1并且历史位为0时上升沿触发;当给该变量赋值为0并且 历史位为1时下降沿触发。根据此描述,可以归纳为: ...
关键字:算法 延时 上升沿 下降沿 脉冲块 一、下降沿(OFFDELAY 算法)的功能原理 OFFDELAY 算法 描述 OFFDELAY 算法可延长输出为 TRUE 的时间。 (脉冲延伸 IN1...
[4]中提出用&能量等效&法测量雷达信号 n=4& 第三步计算上升,下降沿时间.则...3.2多径效应 式中,f,,&分别为脉冲上升沿时间和下降沿时间,t.为 ADC采样...这个上升沿怎么理解?
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发表于： 11:51:00 楼主
这是二次风机的顺控.一次风机的停止要联跳二次风机的.&L1&是&设备保护关&.我一直不理解:左侧给的是&一次风机已停止&的信号,它怎么去触发上升沿以至引起二次风机的&设备保护关&?一次风机停下后就不起了呀.搞不懂.
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加TA为好友 发表于： 11:55:00 1楼
请高手们帮助一下.谢谢!!!
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加TA为好友 发表于： 13:14:00 2楼
收到答案了.一次风机停止这个信号应该是按正逻辑(国内的习惯者是正逻辑)作的.也就是说,一次风机运行时这个信号为&0&,一次风机停止时这个信号为&1&.上升沿模块在检测该信号由0变为1时,其输出为1,联跳二次风机.如果是采用一次风机运行的信号来作这个逻辑的话,就应该采用下降沿了.
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加TA为好友 发表于： 18:48:00 3楼
逻辑编辑画面挺漂亮的
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加TA为好友 发表于： 16:14:00 4楼
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加TA为好友 发表于： 14:42:00 5楼
你可以理解信号突变，连锁动作！你的项目是不是锅炉焚烧？？？
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加TA为好友 发表于： 22:17:42 6楼
这个逻辑挺简单的啊&&&&& ？？？
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加TA为好友 发表于： 08:09:32 7楼
如果B2_S12_2ZD2是物理量点的的话，就是规定它为1时有效是上升沿触发，很简单啊
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加TA为好友 发表于： 09:01:41 8楼
楼主好像对电气控制不怎么懂，好好看看电气设计
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加TA为好友 发表于： 22:06:38 9楼
学习了 和我们这做的差不多
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加TA为好友 发表于： 22:15:05 10楼
可以把上升沿模块去掉&&&&& 直接和OR块连接&& 当一次风机停止信号来仍可跳二次风机
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加TA为好友 发表于： 20:11:23 11楼
这个逻辑挺简单的啊&&&&&
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加TA为好友 发表于： 12:48:48 12楼
我的理解是左侧给的是&一次风机已停止&信号，输入是1，TON是延时，待&一次风机已停止&有2秒的时间后，就触发TON为上升沿；
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verilog 检测上升沿和下降沿的一种方法
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各位好，有个问题像大家请教一下，检测上升沿和下降沿的 ,当检测到上升沿时out 输出1，检测到下降沿时out 输出0，用的以下的代码,
但是用逻辑分析仪查看波形如下，out 输出1延迟了两个时钟周期20ns,请问下有没有好的代码方法让这个延迟时间短一点，测量了别人的延迟只有5ns
reg sig_in0;
reg sig_in1;
wire rising_
wire falling_
assign&&rising_edge&&= ~sig_in0 &&&sig_in1;
assign&&falling_edge =&&sig_in0 & ~sig_in1;
clk) begin
& && &sig_in0 &= sig_in1;
& && &sig_in1 &= mcu_sig_3 ;
always @(posedge clk)&&begin
& && & if( falling_edge_3)
& && && &&&out &= 0;& && && &
& && &&&else if(rising_edge_3)
& && && &&&out &= 1;& &
满意回复+20
1，加快clk时钟频率
2，对于现有的这个逻辑，输入信号直接打一拍输出，如输入信号和clk的时钟域同步，直接输出好了，无需检测。 ...
如果要检测信号为a，输出为b
不同时钟域，异步情况：
always @ ( posedge clk )
倍频CLK最好！ 补丁~~~~~~~~~
如果要检测信号为a，输出为b
不同时钟域，异步情况：
always @ ( posedge clk )
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1，加快clk时钟频率
2，对于现有的这个逻辑，输入信号直接打一拍输出，如输入信号和clk的时钟域同步，直接输出好了，无需检测。
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Backkom80 发表于
1，加快clk时钟频率
2，对于现有的这个逻辑，输入信号直接打一拍输出，如输入信号和clk的时钟域同步，直接 ...
& && && && && && && &2014, 追逐梦想
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GoldSunMonkey 发表于
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Backkom80 发表于
1，加快clk时钟频率
2，对于现有的这个逻辑，输入信号直接打一拍输出，如输入信号和clk的时钟域同步，直接 ...
大侠您好，用的是CPLP没有PLL不能倍频，晶振也固定，您说的第二种方法没有理解是什么意思，能否讲的更直接一点啊，我是新手，请多多包涵 谢谢了
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如果要检测信号为a，输出为b
不同时钟域，异步情况：
( posedge clk )
同时钟域，同步情况：
assign b = a
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卧薪又尝胆 发表于
大侠您好，用的是CPLP没有PLL不能倍频，晶振也固定，您说的第二种方法没有理解是什么意思，能否讲的更直 ...
如果要检测信号为a，输出为b
不同时钟域，异步情况：
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你好，你这个原理能讲一下么
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看输入信号是同步的还是异步的
如果异步的话就不要追求时间了
先用时钟打几拍之后再用，要不会有亚稳态的
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