verilog wire reg中的reg型变量请教

来源：蜘蛛抓取(WebSpider) 时间：2014-11-10 09:06 标签： verilog case
verilog中的reg型变量，wire型变量初值是多少_百度知道
verilog中的reg型变量，wire型变量初值是多少
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reg型是X，如果如果是reg型需要给他们赋初值才行，wire一般是不需要的
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自己总结的verilog规则23
1、一个设计项目中，标识符(模块名)是唯一的，区；2、保留字都是小写；3、verilog中区分大小写；4、三种端口类型input、output、ino；5、内部信号reg、wire；6、assign[延迟]变量名=表达式；此中变量；7、output定义一个变量后可以用assign；8、关于alwaysalways@（敏感信号列表；begin；...；end；
1、一个设计项目中，标识符(模块名)是唯一的，区分大小写。2、保留字都是小写3、verilog中区分大小写4、三种端口类型input、output、inout5、内部信号reg、wire6、assign [延迟] 变量名=表达式；此中变量（等号左）只能是wire型变量wire型输出端口
支持三目表达式7、output定义一个变量后可以用assign赋值，即默认为wire型；但定义为reg型之后不可用assign赋值8、关于always
always@（敏感信号列表）begin...end括号可为空，此时不断循环，另外begin与end间被赋值的变量必须为reg型直接用=赋值always@（）begin#10
clk=0;end可在其中使用if语句9、always可用于描述组合逻辑电路也可用于描述时序逻辑电路，区别在于时序电路敏感信号一般为上升沿或下降沿10、时序电路也用于为同步复位操作和边沿触发例：同步
always@（negedge clk）if(reset)
q&=0;else例：边沿触发 always@（negedge clk）...11、仿真时用initial类似always，不可综合12、例化时实参与形参顺序相同则不需写形参，若形参、实参都写则可调换顺序13、assign并不需要在always中，也可以在外面14、8'h59=8'b即无论多少进制位宽都为二进制位宽15、不做任何位宽及进制描述则默认为32位10进制数16、x和z17、parameter可用来定义标识符表示的常量如：parameter PI=3.14,R=3;18、输入输出均默认为wire型，wire型可作为任何模块输入，作为assign输出19、reg型变量缺省值为x20、一个module中是可以包括多个always的21、reg型变量可以直接被赋值，而wire型只能有驱动他的电路决定（其实也可以写assign clkm=1;）。22、always内部被赋值的变量必须是reg型。23、integer 变量名；32位有符号数。24、reg mema [7:0]（8个1位寄存器构成组成）reg [7:0] mema（1个8为寄存器）可用mema[4]引用前者。25、并行块：fork...join(不可用于RTL代码设计，只可用于测试代码) 顺序块begin...end26、initial和fork...join均不可综合27、阻塞赋值常用于组合逻辑电路。非阻塞赋值(不立刻生效)&=常用于时序逻辑电路。28、非阻塞复制用&=,只有块内语句都执行完才能重新赋值29、模块指module,块指begin...end。30、阻塞赋值（无延迟）用=表示可用于时序逻辑电路（其实非常常用），但常用于组合逻辑电路。31、乘除运算使用时会受到一定制约，最好点用专门模块。32、加法运算与位宽33、用于逻辑判断==（逻辑相等）、!=（逻辑不等）===，!==（逻辑全等，逻辑不等）34、逻辑操作&&（包含各类专业文献、幼儿教育、小学教育、行业资料、各类资格考试、文学作品欣赏、应用写作文书、高等教育、外语学习资料、自己总结的verilog规则23等内容。
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verilog中reg变量在理解的时候是按照补码的方式理解的吗？
是不是verilog按照补码的意义解释reg的值？比如说把理解为-128？（假设定义的变量是8位的，reg中各位值为，下面类似）& && && && && && && && && && && && && && && && && && && && && & 把理解为-103？
但是书上有这么一句话“当一个reg型数据是一个是一个表达式中的操作数时，它的值被当做是无符号数”
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可以这么和你说吧。reg[3:0]
data取值是0:15，所以书上说的是对的，自己多验证，或者看别人代码，不要胡思乱想。
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zhuyuefeng2009
不管如何理解，都不会影响这个reg变量存放的二进制值。是否理解为补码只在算术运算时才有意义，应该根据实际设计来判断。举个例子：reg [7:0]
reg [7:0]
reg [7:0]
...
always @(a or b) begin
&&c = a -
end...复制代码假设a='b, b='b,c的值一定是'bffff_ffff。
如果设计的是有符号数算术运算，那么c的值按照补码理解就是-1；
但是如果设计的是一套无符号数运算，那么此时结果发生了溢出，c的值没有意义。
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rvnistelrooy说的很好，赞同
reg里的值是多少，完全取决于你怎么看他
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rvnistelrooy
& &两个补码是不是也可以机械的直接相减？
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机器不懂什么是补码，只懂得二进制，，这些都是在操作时为了运算有符号数，人为理解的
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要视使用环境来理解reg的值
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[通过 QQ、MSN 分享给朋友]关于Verilog的output，应该是reg型，还是wire型？
[问题点数：40分，结帖人delacroix_xu]
关于Verilog的output，应该是reg型，还是wire型？
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