关键点不是操作的步骤,而是怎么弄的那么小,毕竟，按照普通人的理解,细都头发丝就很难准确操作了,希望各位大神解释下怎么刻那么细的?
i有部纪录片叫从沙子到cpu好像。既然大家抬爱点赞排在前面，那么我想问下，掩膜是如何做出来的呢，在这么小的面积上刻出这么多有空隙的孔 如何做到？
额 .. 既然被邀请了我就说一下吧: (话说为啥破布大神不在了...)&br&&br&那个… 有不少示意图， 流量党酌情进&br&&br&&br&&b&&u&感谢各位的指正！&/u&&/b&&br&&br&-------&br&&br&要想造个芯片, 首先, 你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)&br&&br&(此处担心有版权问题… 毕竟我也是拿别人钱干活的苦逼phd… 就不放全电路图了… 大家看看就好， 望理解！ ）&br&&img src=&/4dcfbeb14ecdd1bb1d20_b.png& data-rawwidth=&600& data-rawheight=&298& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&/4dcfbeb14ecdd1bb1d20_r.png&&&br&&br&再放大...&br&&br&&img src=&/424eaec51ee_b.png& data-rawwidth=&600& data-rawheight=&332& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&/424eaec51ee_r.png&&&br&cool! 我们终于看到一个门电路啦! 这是一个NAND Gate(与非门), 大概是这样: &br&&br&&img src=&/7ee1e36e_b.png& data-rawwidth=&600& data-rawheight=&332& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&/7ee1e36e_r.png&&&br&&br&A, B 是输入, Y是输出. &br&其中蓝色的是金属1层, 绿色是金属2层, 紫色是金属3层, 粉色是金属4层... &br&那晶体管(更正, 题主的&晶体管& 自199X年以后已经主要是 MOSFET, 即场效应管了 ) 呢?&br&仔细看图, 看到里面那些白色的点吗? 那是衬底, 还有一些绿色的边框? 那些是Active Layer (也即掺杂层.)&br&&br&&b&-------------------------分割线, 此线以下可随意转载, 以上不行---------------------------------&/b&&br&&b&-------------------------&/b&&b&分割线, 此线&/b&&b&以下可随意转载, 以上不行---------------------------------&/b&&br&&b&-------------------------&/b&&b&分割线, 此线&/b&&b&以下可随意转载, 以上不行---------------------------------&/b&&br&&br&&br&然后Foundry是怎么做的呢? 大体上分为以下几步: &br&&br&首先搞到一块圆圆的硅晶圆, (就是一大块晶体硅, 打磨的很光滑, 一般是圆的)&br&&br&&b&&i&此处重新排版, 图片按照&u&生产步骤&/u&排列. 但是步骤总结单独写出. &/i&&/b&&br&&br&&br&&b&&u&1. 湿洗&/u&&/b& (用各种试剂保持硅晶圆表面没有杂质)&br&&br&&b&&u&2. 光刻&/u&&/b& (用紫外线透过蒙版照射硅晶圆, 被照到的地方就会容易被洗掉, 没被照到的地方就保持原样. 于是就可以在硅晶圆上面刻出想要的图案. 注意, 此时还没有加入杂质, 依然是一个硅晶圆. ) &br&&br&&b&3. 离子注入&/b& (在硅晶圆不同的位置加入不同的杂质, 不同杂质根据浓度/位置的不同就组成了场效应管.)&br&&br&&b&4.1干蚀刻&/b& (之前用光刻出来的形状有许多其实不是我们需要的,而是为了离子注入而蚀刻的. 现在就要用等离子体把他们洗掉, 或者是一些第一步光刻先不需要刻出来的结构, 这一步进行蚀刻). &br&&br&&b&4.2湿蚀刻&/b& (进一步洗掉, 但是用的是试剂, 所以叫湿蚀刻).&br&&br&--- 以上步骤完成后, 场效应管就已经被做出来啦~ 但是以上步骤一般都不止做一次, 很可能需要反反复复的做, 以达到要求. ---&br&&br&&b&5 等离子冲洗 &/b&(用较弱的等离子束轰击整个芯片)&br&&br&&b&6 热处理&/b&, 其中又分为: &br&&br&&b&6.1 快速热退火 &/b&(就是瞬间把整个片子通过大功率灯啥的照到1200摄氏度以上, 然后慢慢地冷却下来, 为了使得注入的离子能更好的被启动以及热氧化)&br&&b&6.2 退火&/b&&br&&b&6.3 热氧化&/b& (制造出二氧化硅, 也即场效应管的栅极(gate) )&br&&br&&b&7 化学气相淀积(CVD)&/b&, 进一步精细处理表面的各种物质&br&&br&&b&8 物理&/b&&b&气相淀积&/b&&b& (PVD)&/b&, 类似, 而且可以给敏感部件加coating&br&&br&&b&9 分子束外延 (MBE)&/b& 如果需要长单晶的话就需要这个..&br&&br&10 电镀处理&br&&br&11 化学/机械 表面处理&br&&br&然后芯片就差不多了, 接下来还要: &br&12 晶圆测试&br&13 晶圆打磨&br&&br&就可以出厂封装了.&br&&br&我们来一步步看: &br&&img src=&/ad087b11ee6b83a4174009_b.jpg& data-rawwidth=&250& data-rawheight=&115& class=&content_image& width=&250&&&i&1上面是氧化层, 下面是衬底(硅) -- 湿洗&/i&&br&&br&&img src=&/76b1d049bc735f1da5b8_b.jpg& data-rawwidth=&326& data-rawheight=&72& class=&content_image& width=&326&&&i&2 一般来说, 先对整个衬底注入少量(10^10 ~ 10^13 / cm^3) 的P型物质(最外层少一个电子), 作为衬底 -- 离子注入&/i&&br&&br&&br&&img src=&/faaded30da9c360a201d1ae4_b.jpg& data-rawwidth=&241& data-rawheight=&146& class=&content_image& width=&241&&&i&3先加入Photo-resist, 保护住不想被蚀刻的地方 -- 光刻&/i&&br&&br&&img src=&/e835fefd8aa44f18dc99c7b6abc1b11c_b.jpg& data-rawwidth=&239& data-rawheight=&236& class=&content_image& width=&239&&&i&4.上&/i&&i&掩膜&/i&&i&! (就是那个标注Cr的地方. 中间空的表示没有遮盖, 黑的表示遮住了.) &/i&&i&-- 光刻&/i&&br&&br&&img src=&/d5f9e7cb83a451c2d4404c7_b.jpg& data-rawwidth=&243& data-rawheight=&291& class=&content_image& width=&243&&&i&5 紫外线照上去... 下面被照得那一块就被反应了 &/i&&i&-- 光刻&/i&&br&&br&&img src=&/cb4e4dc9981cefcff3a345_b.jpg& data-rawwidth=&254& data-rawheight=&147& class=&content_image& width=&254&&&i&6.撤去掩膜. &/i&&i&-- 光刻&/i&&br&&br&&img src=&/e4bad0dfd34_b.jpg& data-rawwidth=&242& data-rawheight=&144& class=&content_image& width=&242&&&i&7 把暴露出来的氧化层洗掉, 露出硅层(就可以注入离子了) &/i&&i&-- 光刻&/i&&br&&br&&img src=&/7d22e57e49deb3b2d45c9c5a41437d2f_b.jpg& data-rawwidth=&249& data-rawheight=&110& class=&content_image& width=&249&&&i&8 把保护层撤去. 这样就得到了一个准备注入的硅片. 这一步会反复在硅片上进行(几十次甚至上百次).
&/i&&i&-- 光刻&/i&&br&&img src=&/739a4d1d49faeaef10993_b.jpg& data-rawwidth=&331& data-rawheight=&72& class=&content_image& width=&331&&&i&9 然后光刻完毕后, 往里面狠狠地插入一块少量(10^14 ~ 10^16 /cm^3) 注入的N型物质&/i&&br&&i&就做成了一个N-well (N-井) -- 离子注入&/i&&br&&br&&img src=&/dd78d5ea4732bfb8cbfa49_b.jpg& data-rawwidth=&325& data-rawheight=&76& class=&content_image& width=&325&&&i&10 用干蚀刻把需要P-well的地方也蚀刻出来. 也可以再次使用光刻刻出来. -- 干蚀刻&/i&&br&&br&&img src=&/17afc98ebbadbc1e567a9dbe_b.jpg& data-rawwidth=&343& data-rawheight=&81& class=&content_image& width=&343&&&i&11 上图将P-型半导体上部再次氧化出一层薄薄的二氧化硅. -- 热处理&/i&&br&&br&&img src=&/fe1e1b6e0e8f7e8be5b64a513dbb85a6_b.jpg& data-rawwidth=&324& data-rawheight=&91& class=&content_image& width=&324&&&i&12 用分子束外延处理长出的一层多晶硅， 该层可导电 -- 分子束外延&/i&&br&&br&&i&&img src=&/26d9ce7d8bbb55fca720_b.jpg& data-rawwidth=&324& data-rawheight=&79& class=&content_image& width=&324&&13 进一步的蚀刻, 做出精细的结构. (在退火以及部分CVD) -- 重复3-8光刻 + 湿蚀刻&/i&&br&&br&&br&&img src=&/aa44677e1cfc5d3d001dcced3978336e_b.jpg& data-rawwidth=&334& data-rawheight=&84& class=&content_image& width=&334&&&i&14 再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物质, 此时注意MOSFET已经基本成型. -- 离子注入&/i&&br&&br&&br&&br&&img src=&/ba641cc32f1ba77cdf9a_b.jpg& data-rawwidth=&322& data-rawheight=&87& class=&content_image& width=&322&&&i&15 用&/i&&i&气相积淀 形成&/i&&i&的氮化物层 -- 化学气相积淀&/i&&br&&br&&br&&img src=&/1fcc857b3ee12e9be208_b.jpg& data-rawwidth=&327& data-rawheight=&90& class=&content_image& width=&327&&&i&16 将氮化物蚀刻出沟道 -- 光刻 + 湿蚀刻&/i&&br&&br&&img src=&/f8585ee3fabad534eeeff7b_b.jpg& data-rawwidth=&324& data-rawheight=&95& class=&content_image& width=&324&&&i&17 物理气相积淀长出 金属层
-- 物理气相积淀&/i&&br&&br&&img src=&/bcf673f0f4a0dfbe49f751fd67ddaa3f_b.jpg& data-rawwidth=&323& data-rawheight=&95& class=&content_image& width=&323&&&i&18 将多余金属层蚀刻. 光刻 + 湿蚀刻&/i&&br&&br&&br&&i&重复 17-18 长出每个金属层&/i&&br&&br&哦对了... 最开始那个芯片, 大小大约是1.5mm x 0.8mm&br&&br&&br&-----------------------&br&&br&&b&啊~~ 找到一本关于光刻的书, 更新一下, 之前的回答有谬误.. 见谅见谅! :&/b&&br&书名:　&& IC Fabrication Technology && By BOSE&br&&br&细说一下光刻. 题主问了: 小于头发丝直径的操作会很困难, 所以光刻(比如说100nm)是怎么做的呢? &br&&br&比如说我们要做一个100nm的门电路(90nm technology), 那么实际上是这样的: &br&&br&&img src=&/7b86b7f2a_b.jpg& data-rawwidth=&265& data-rawheight=&333& class=&content_image& width=&265&&&br&这层掩膜是第一层, 大概是10倍左右的Die Size&br&&br&有两种方法制作: Emulsion Mask 和 Metal Mask&br&&br&Emulsion Mask: &br&&img src=&/b3ba8ff72ec12_b.jpg& data-rawwidth=&370& data-rawheight=&103& class=&content_image& width=&370&&这货分辨率可以达到 2000line / mm (其实挺差劲的... 所以sub-micron ,也即um级别以下的 VLSI不用... )&br&&br&制作方法: 首先: 需要在Rubylith (不会翻译...) 上面刻出一个比想要的掩膜大个20倍的形状 (大概是真正制作尺寸的200倍), 这个形状就可以用激光什么的刻出来, 只需要微米级别的刻度.&br&&img src=&/87e87bb8ff9b0fc1d0b580e1b7098916_b.jpg& data-rawwidth=&106& data-rawheight=&243& class=&content_image& width=&106&&&br&然后: &br&&img src=&/98ddffb1a0e0fedf1f776d7_b.jpg& data-rawwidth=&379& data-rawheight=&245& class=&content_image& width=&379&&给!它!照!相! , 相片就是Emulsion Mask! &br&&br&如果要拍的&照片&太大, 也有分区域照的方法. &br&&br&&br&Metal Mask: &br&&img src=&/7ab2fdeb0bc260f3b5b8ca_b.jpg& data-rawwidth=&331& data-rawheight=&86& class=&content_image& width=&331&&&br&制作过程: &br&1. 先做一个Emulsion Mask, 然后用Emulsion Mask以及我之前提到的17-18步做Metal Mask! 瞬间有种Recursion的感觉有木有!!!&br&&br&2. Electron beam: &br&&br&大概长这样&br&&img src=&/ffdd8b686a528eabb69d2_b.jpg& data-rawwidth=&479& data-rawheight=&502& class=&origin_image zh-lightbox-thumb& width=&479& data-original=&/ffdd8b686a528eabb69d2_r.jpg&&&br&制作的时候移动的是底下那层. 电子束不移动. &br&就像打印机一样把底下打一遍. &br&&br&好处是精度特别高, 目前大多数高精度的(&100nm技术)都用这个掩膜. 坏处是太慢... &br&&br&做好掩膜后:
&br&Feature Size = k*lamda / NA&br&&br&k一般是0.4, 跟制作过程有关; lamda是所用光的波长; NA是从芯片看上去, 放大镜的倍率. &br&&br&以目前的技术水平, 这个公式已经变了, 因为随着Feature Size减小, 透镜的厚度也是一个问题了&br&&br&Feature Size = k * lamda / NA^2 &br&&br&恩.. 所以其实掩膜可以做的比芯片大一些. 至于具体制作方法, 一般是用高精度计算机探针 + 激光直接刻板. Photomask(掩膜) 的材料选择一般也比硅晶片更加灵活, 可以采用很容易被激光汽化的材料进行制作. &br&&br&今天突然发现我还忘了一个很重要的点! 找了一圈知乎找到了! 多谢 &a data-hash=&3f84ad0cb48d7c6b6e5a95cf44d5623c& href=&///people/3f84ad0cb48d7c6b6e5a95cf44d5623c& class=&member_mention& data-editable=&true& data-title=&@又见山人& data-tip=&p$b$3f84ad0cb48d7c6b6e5a95cf44d5623c&&@又见山人&/a&
!!&br&&br&&br&&u&浸没式光刻&/u&&br&&u&&a href=&/question/#answer-& class=&internal&&你所在或了解的领域有哪些技术上不是很复杂，但 idea 非常好，很有原创性的研究？ - 科学&/a&&/u&&br&&br&这个光刻的方法绝壁是个黑科技一般的点! 直接把Lamda缩小了一个量级, With no extra cost! 你们说吼不吼啊! &br&&br&Food for Thought: Wikipedia上面关于掩膜的版面给出了这样一幅图, 假设用这样的掩膜最后做出来会是什么形状呢? &br&&img src=&/8cab30fd9bc4_b.jpg& data-rawwidth=&220& data-rawheight=&220& class=&content_image& width=&220&&&b&于是还没有人理Food for thought... &/b&&br&&br&&br&-----------------------&br&&br&&br&大部分附图, 来自&a href=&///?target=http%3A///show/8223/an-introduction-to-semiconductor-physics-technology-and-industry/3& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&AnandTech | An Introduction to Semiconductor Physics, Technology, and Industry&i class=&icon-external&&&/i&&/a& , &br&&br&附图的步骤在每幅图的下面标注, 一共18步. &br&&b&如有错误欢迎指教!&/b&&br&&br&最终成型大概长这样:&br&&img src=&/ae9a992cbd18453fbffff2ce_b.jpg& data-rawwidth=&550& data-rawheight=&810& class=&origin_image zh-lightbox-thumb& width=&550& data-original=&/ae9a992cbd18453fbffff2ce_r.jpg&&&br&&b&其中, 步骤1-15 属于 前端处理 (FEOL), 也即如何做出场效应管&/b&&br&&br&&br&&b&步骤16-18 (加上许许多多的重复) 属于后端处理 (BEOL) , 后端处理主要是用来布线. 最开始那个大芯片里面能看到的基本都是布线! 一般一个高度集中的芯片上几乎看不见底层的硅片, 都会被布线遮挡住. &/b&&br&&br&版权归原网站 (ANAND TECH) 以及原作者所有, 仅供示意参考(实在懒得自己画了..)&br&&br&之前的芯片图来自我自己的设计.&br&&br&---------&br&&br&SOI (Silicon-on-Insulator) 技术: &br&&br&传统CMOS技术的缺陷在于: 衬底的厚度会影响片上的寄生电容, 间接导致芯片的性能下降. SOI技术主要是将 源极/漏极 和 硅片衬底分开, 以达到(部分)消除寄生电容的目的. &br&&br&传统: &br&&img src=&/bbdb29e4db873c_b.jpg& data-rawwidth=&298& data-rawheight=&105& class=&content_image& width=&298&&&br&SOI: &br&&img src=&/617cbf009bc0ac396a4e0e19e8d245d2_b.jpg& data-rawwidth=&313& data-rawheight=&109& class=&content_image& width=&313&&&br&制作方法主要有以下几种(主要在于制作硅-二氧化硅-硅的结构, 之后的步骤跟传统工艺基本一致.)&br&&br&1. 高温氧化退火: &br&&img src=&/bdca63b814c1d22d2a61ef1_b.jpg& data-rawwidth=&216& data-rawheight=&85& class=&content_image& width=&216&&&br&&i&在硅表面离子注入一层氧离子层&/i&&br&&br&&img src=&/cffaea97c07d_b.jpg& data-rawwidth=&301& data-rawheight=&52& class=&content_image& width=&301&&&i&等氧离子渗入硅层, 形成富氧层&/i&&br&&br&&br&&img src=&/d926168efb1bcec80eaf26b_b.jpg& data-rawwidth=&301& data-rawheight=&113& class=&content_image& width=&301&&&br&&i&高温退火&/i&&br&&br&&img src=&/db736aa430707cedf47f_b.jpg& data-rawwidth=&319& data-rawheight=&52& class=&content_image& width=&319&&&i&成型.&/i&&br&&br&&br&&br&&br&或者是2. Wafer Bonding(用两块! )&br&&br&不是要做夹心饼干一样的结构吗? 爷不差钱! 来两块! &br&&br&&img src=&/c5b4b9c78_b.jpg& data-rawwidth=&216& data-rawheight=&143& class=&content_image& width=&216&&&i&来两块! &/i&&br&&br&&img src=&/a0c0b1f200d121dc040e98d5c0a4cd17_b.jpg& data-rawwidth=&303& data-rawheight=&195& class=&content_image& width=&303&&&br&&i&对硅2进行表面氧化&/i&&br&&br&&br&&i&&img src=&/83cc1bd245a2f10162ac_b.jpg& data-rawwidth=&312& data-rawheight=&143& class=&content_image& width=&312&&对硅2进行氢离子注入&/i&&br&&br&&br&&i&&img src=&/5a5fb83fad0edc064493c_b.jpg& data-rawwidth=&299& data-rawheight=&147& class=&content_image& width=&299&&翻面&/i&&br&&br&&i&&img src=&/0651d81eabcaf_b.jpg& data-rawwidth=&372& data-rawheight=&106& class=&content_image& width=&372&&将氢离子层处理成气泡层&/i&&br&&br&&i&&img src=&/d9d3022cd0dab302a967e0_b.jpg& data-rawwidth=&386& data-rawheight=&106& class=&content_image& width=&386&&切割掉多余部分&/i&&br&&i&&br&&img src=&/57e6e2f1e4c44cd4d0ef9075_b.jpg& data-rawwidth=&456& data-rawheight=&159& class=&origin_image zh-lightbox-thumb& width=&456& data-original=&/57e6e2f1e4c44cd4d0ef9075_r.jpg&&成型! + 再利用&/i&&br&&br&&br&&br&&br&--------&br&&br&22nm Ivy Bridge 制作(来源: &a href=&///?target=http%3A///v_show/id_XNTA1NjgxOTIw.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Intel__The_Making_of_a_Chip_with_22nm_3D_Transistors&i class=&icon-external&&&/i&&/a& ) -- 墙内用户&br&&a href=&///?target=https%3A///watch%3Fv%3Dd9SWNLZvA8g& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&& 的页面&i class=&icon-external&&&/i&&/a&
-- 墙外用户&br&&br&&br&(&b&原谅我直接视频截图了, 3D图 Visio真心画不出啊!!!&/b&)&br&&img src=&/06badb6be09675_b.jpg& data-rawwidth=&388& data-rawheight=&309& class=&content_image& width=&388&&光刻&br&&img src=&/7f8cb27e45b5a7b139a1151_b.jpg& data-rawwidth=&384& data-rawheight=&294& class=&content_image& width=&384&&离子注入&br&&img src=&/7b0e9650fca205da8a47d_b.jpg& data-rawwidth=&417& data-rawheight=&260& class=&content_image& width=&417&&微观图长这样: &br&&img src=&/d8b95b36ec1ca91ba3ecba19f22b69f3_b.jpg& data-rawwidth=&495& data-rawheight=&279& class=&origin_image zh-lightbox-thumb& width=&495& data-original=&/d8b95b36ec1ca91ba3ecba19f22b69f3_r.jpg&&再次光刻+蚀刻&br&&img src=&/b5fa44b4ac9d2ffadf6d9_b.jpg& data-rawwidth=&378& data-rawheight=&248& class=&content_image& width=&378&&撤去保护, 中间那个就是Fin&br&&br&&img src=&/46ec42cfbd1ea62a5616d_b.jpg& data-rawwidth=&388& data-rawheight=&214& class=&content_image& width=&388&&门部位的多晶硅/高K介质生长&br&&br&&img src=&/ee2ec0a918e31bc9af5c_b.jpg& data-rawwidth=&416& data-rawheight=&245& class=&content_image& width=&416&&门部位的氧化层生长&br&&img src=&/20f5d0f912d99f0bbb503c2ddf8b00c9_b.jpg& data-rawwidth=&355& data-rawheight=&222& class=&content_image& width=&355&&长成这样&br&&img src=&/04ad874400ddaa66febafdc_b.jpg& data-rawwidth=&373& data-rawheight=&218& class=&content_image& width=&373&&&br&源极 漏极制作(光刻+ 离子注入)&br&&br&&img src=&/bac42b80d0c07cf7d386591_b.jpg& data-rawwidth=&403& data-rawheight=&297& class=&content_image& width=&403&&初层金属/多晶硅贴片&br&&br&&img src=&/bc429c75dd3af6a3f311_b.jpg& data-rawwidth=&326& data-rawheight=&211& class=&content_image& width=&326&&蚀刻+成型&br&&img src=&/420dc38fef985bad443224_b.jpg& data-rawwidth=&324& data-rawheight=&302& class=&content_image& width=&324&&&br&物理气相积淀长出表面金属层(因为是三维结构, 所有连线要在上部连出)&br&&img src=&/37eb88bfba58b0ba0b627e34d11a9cc8_b.jpg& data-rawwidth=&358& data-rawheight=&302& class=&content_image& width=&358&&&br&机械打磨(对! 不打磨会导致金属层厚度不一致)&br&&img src=&/b56ac716c219dcf745e4_b.jpg& data-rawwidth=&417& data-rawheight=&258& class=&content_image& width=&417&&成型! &br&&img src=&/963f20eab2fbdd9913d4c_b.jpg& data-rawwidth=&606& data-rawheight=&234& class=&origin_image zh-lightbox-thumb& width=&606& data-original=&/963f20eab2fbdd9913d4c_r.jpg&&&br&连线&br&&br&就大概酱紫...&br&&br&-------
额 .. 既然被邀请了我就说一下吧: (话说为啥破布大神不在了...)那个… 有不少示意图， 流量党酌情进感谢各位的指正！-------要想造个芯片, 首先, 你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)(此处担心有版权问题… 毕竟我也是拿别人钱干活…
看到 &a data-hash=&ebd44a689c0b2ff40a0e40dc& href=&///people/ebd44a689c0b2ff40a0e40dc& class=&member_mention& data-tip=&p$b$ebd44a689c0b2ff40a0e40dc&&@呆涛&/a& 和 &a data-hash=&963b32c2710& href=&///people/963b32c2710& class=&member_mention& data-tip=&p$b$963b32c2710&&@老骥伏枥&/a& 的答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：&br&1. 当前CPU上的晶体管已经远远不是千万级别的概念，而是数个billion。&br&2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺，Fin Pitch小于 50nm，可以说是技术上的一个飞跃了。关于所谓的14nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比14nm要长一些。&br&3. 关于14nm之后的技术，目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说目前10nm已经完成了大规模生产最初阶段的论证，而7nm也基本完成了实验室阶段的研发。感觉5nm，甚至是3nm只是时间上的问题。&br&4. 关于CPU的生产流程，实际只包含Intel的工艺是不完整的。目前技术上有两大阵营，一者是Intel为首的Bulk Si FinFET 技术，一者是IBM为首的 SOI Si 技术，两者技术各有利弊。&br&5. 关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术 &a href=&///?target=http%3A//en.wikipedia.org/wiki/Photolithography& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Photolithography&i class=&icon-external&&&/i&&/a&,随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了EUV &a href=&///?target=http%3A//en.wikipedia.org/wiki/Extreme_ultraviolet_lithography& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Extreme ultraviolet lithography&i class=&icon-external&&&/i&&/a& 和Multiple patterning
&a href=&///?target=http%3A//en.wikipedia.org/wiki/Multiple_patterning& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Multiple patterning&i class=&icon-external&&&/i&&/a& 等诸多逆天的技术，光这些技术都可以说上很多文字了。&br&5. 半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。&br&6. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常amazing的事情，其实在那小小的CPU背后包含了无数人几十年的心血（Intel在美国的技术研发部门有一万多人，其中有8000多PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。&br&&br&之前因为科研需求拆过一个CPU。&br&------------------------------------------------------------------------------------------------------------&br&&br&于是放两张照片和大家分享。&br&&img src=&/bb4c469e_b.jpg& data-rawwidth=&640& data-rawheight=&448& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&/bb4c469e_r.jpg&&&br&这是一个Top-down View 的SEM照片，可以非常清晰的看见CPU内部的层状结构，越往下线宽越窄，越靠近器件层。&br&&img src=&/273bc59c5cdf354b512ef3_b.jpg& data-rawwidth=&640& data-rawheight=&448& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&/273bc59c5cdf354b512ef3_r.jpg&&&br&这是CPU的截面视图，可以清晰的看到层状的CPU结构，由上到下有大约10层，其中最下层为器件层，即是MOSFET晶体管。&br&&br&拆解的CPU是AMD的产品，AMD作为IBM阵营的公司，同Intel不同，其采用的是SOI 衬底技术。&br&&br&-----------------------------------------------------------------------------------------------------------------------&br&关于之前提到的Intel 14nm 技术，在去年的国际电子器件会议上（IEDM2014），Intel公布了其的具体的技术细节，虽然还是有些语焉不详，但已经能够比较完整了解其中的一些工艺进展。&br&&img src=&/3cf11865c2eebd3cf552acd_b.jpg& data-rawwidth=&600& data-rawheight=&600& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&/3cf11865c2eebd3cf552acd_r.jpg&&此为3D FinFET中的Fin结构，Fin Pitch（两个Fin之间的距离）为40nm，这对于工艺上是很大的挑战了，同时对于提高集成度缩小成本具有非常重要的意义。&br&&br&&img src=&/8185d70bfc2bcc56d21f23a52230a08c_b.jpg& data-rawwidth=&522& data-rawheight=&375& class=&origin_image zh-lightbox-thumb& width=&522& data-original=&/8185d70bfc2bcc56d21f23a52230a08c_r.jpg&&这是整个CPU某一区域的截面TEM图，很明显比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管。&br&&br&&img src=&/bec479d2c77cc8a6d66d6c1_b.jpg& data-rawwidth=&528& data-rawheight=&399& class=&origin_image zh-lightbox-thumb& width=&528& data-original=&/bec479d2c77cc8a6d66d6c1_r.jpg&&这张图上显示了Intel最新采用的Air Gap技术，图中黑色区域即是air gap。因为空气的K值近乎最低，此举有利于减小互联线之间的寄生电容，减小信号delay。&br&&br&----------------------------------------------------------------------------------------------------------------------&br&同时在IEDM 2014上IBM也公布了SOI阵营的14nm技术，相比Intel的技术，IBM要更加fancy和复杂，估计成本也要高不少。&br&&img src=&/2f59d35f66a9060c2cad360c55fb06ed_b.jpg& data-rawwidth=&428& data-rawheight=&548& class=&origin_image zh-lightbox-thumb& width=&428& data-original=&/2f59d35f66a9060c2cad360c55fb06ed_r.jpg&&和Intel的体硅（Bulk Si）技术不一样，IBM采用的是绝缘体上硅（SOI）上的3D晶体管。&br&&br&--------------------------------------------------------------------------------------------------------------------------&br&关于7nm以后的technology node，其实工业界也是莫衷一是，Wiki上认为5nm(&a href=&///?target=http%3A//en.wikipedia.org/wiki/5_nanometer& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&5 nanometer&i class=&icon-external&&&/i&&/a&)将是Moore‘s Law的尽头，但Intel也有大牛表示FinFET技术可以把Moore’s Law 推展至3nm（&a href=&///?target=http%3A///document.asp%3Fdoc_id%3D1319330& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Moore's Law Dead by 2022, Expert Says&i class=&icon-external&&&/i&&/a&， &a href=&///?target=http%3A///computing/nm-5nm-3nm-the-new-materials-and-transistors-that-will-take-us-to-the-limits-of-moores-law& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law&i class=&icon-external&&&/i&&/a&）.&br&&br&----------------------------------------------------------------------------------------------------------------------------&br&&br&关于提到的EUV（极紫外）光刻技术，其采用波长为13.5nm的紫外光用于光刻，因为波长远小于当前使用的193nm光源，因为光的衍射带来的精度问题将大大减小，但小波长意味着非常高的能量（正比于光波的频率，反比于波长），因此如何得到稳定、合适、大功率的光源是一个极难的问题，同时因为极小的波长，普通用于聚焦的透镜将无法使用，只能使用反射式透镜，这也是一个极难的问题。据说目前TSMC 非常看好此项技术，已经入手好几台了，只是Intel仍然按兵不动，据说还要接着弄multiple patterning。&br&&br&贴一张图，给大家一个简单的认识, ASML的某个型号的EUV光刻机，猜测是NXE 33XX的某个型号。售价120 Million Dollar，合人民币7.2亿元，需要动用波音747 运输11架次才能从荷兰运抵目的地。半导体产业是知识密集型，资本密集型工业，只有大佬们玩得起。&img src=&/bd63320ea1_b.jpg& data-rawwidth=&607& data-rawheight=&376& class=&origin_image zh-lightbox-thumb& width=&607& data-original=&/bd63320ea1_r.jpg&&
的答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：1. 当前CPU上的晶体管已经远远不是千万级别的概念，而是数个billion。2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺，Fin Pi…
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