基于VHDL语言的多人表决器设计

? 用七个开关作为表决器的7个输入变量输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”输出邏辑“1”时，表示表决“通过”；输出逻辑“0”时表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时则表決器输出为“1”；否则为“0”。

七人表决器设计方案很多比如用多个全加器采用组合电路实现。用VHDL语言设计七人表决器时也有多种选擇。我们可以用结构描述的方式用多个全加器来实现电路也可以用行为描述。采用行为描述时可用一变量来表示选举通过的总人数。當选举人大于或等于4时为通过绿灯亮；反之不通过时，黄灯亮描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”），並将这些状态值相加判断状态值和即可选择输出。

本设计采用多个全加器实现组合电路用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”逻辑“0”时表示“不赞同”，用发光二极管作为输出指令输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。当表决器的七个输入变量中的4个以上(包含4个)为“1”时则表决器输出为“1” ，绿灯亮；否则为“0”绿灯不亮

第一步：打开Quartus软件。

第四步：在family栏选择芯片型号-Cyclone IV E在Name栏选择EP4CE115F29C7，选择完之后点击next(如果不进行硬件调试时，此处默认即可)

第五步：检查工程有没有建错点击唍成。如下图：

文件仿真(这里采用modelsim仿真波形)：

2.打开测试文件(右键点击添加端口，对输入信号初始化赋值。)