求助上位机对RT端的采样率控制,启动,和网络流算法问题

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labview做一个右键功能的菜单
09:53:04  
我想用labview做一个右键功能菜单谁会啊&&求助 我是新人
10:12:04  
11:49:14  
给你个例子 自己去感觉吧
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高级工程师
12:28:58  
回帖不错!谢谢分享~
13:23:44  
jackhui 发表于
给你个例子 自己去感觉吧
09:16:36  
10:42:38  
11:56:53  
太好了,正好用的上
10:23:32  
学习学习,感谢分享!
20:40:20  
怎么不行呢。。。。。。。。。。。。。。。
20:49:43  
不错是案例,可以学习一下,谢谢
10:11:43  
先谢谢了,看起来还不错
助理工程师
18:52:28  
没有什么用吧!,,,,,,,,,,,
Powered by基于 LabVIEW 的 PXI 虚拟数字
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基于 LabVIEW 的 PXI 虚拟数字
示波器设计
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基于 LabVIEW 的 PXI 虚拟数字&&示波器设计
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20:14:14  
感谢楼主奉献
11:36:19  
谢谢分享& && &
20:09:41  
嗯好。。。。。。。。。。。。。
17:33:02  
好。。。。。。。。。。。。。。。。。
22:04:57  
感谢楼主分享 交流学习下
等待验证会员
08:49:07  
这个程序太好
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等待验证会员
07:45:38  
感谢楼主分享。
08:26:35  
buvvvsadgbu131313不错
10:38:04  
多多学习,感谢分享
等待验证会员
16:07:54  
有木有视频教学~~~邮箱& &谢谢!!!!!!!
22:48:24  
感谢楼主,正在学习中
18:39:15  
高级工程师
19:11:21  
,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,
助理工程师
09:58:43  
谢谢分享& && &
19:57:13  
谢谢楼主分享。。。。谢谢楼主分享。。。。谢谢楼主分享。。。。谢谢楼主分享。。。。谢谢楼主分享。。。。谢谢楼主分享。。。。
16:31:42  
07:36:45  
Powered by求助上位机对RT端的采样率控制,启动,和网络流问题
1.利用网络流实现PC与CompactRIODE 通信,发现在网络流的范例中有一个问题:当程序第一次运行时,运行正常;接着再运行时,程序就不能正常运行了,产生了&&错误-314220,可是程序有注释如图[img=0,1]file:///C:\Users\lenovo\Documents\Tencent Files\\Image\Group\ESO`B~$Y})CYAY[84C]}0AE.png[/img]。只有将两个程序都关闭再重新打开才能正常运行一次,接下来就又不能正常运行。不知该怎么才能让程序停止后又可以正常运行。
2.RT端的采样率的输入控件时下拉列表,其输出的时& &“值”(1,2,3,4.....),如图2。那么我可不可以就直接在采样率上输入1,2,3.....就直接对应的是响应的采样率?如图3.
3.整个程序框架可以实现只运行PC就运行整个项目吗?(之前写过一个项目,实现了在PC上用一个程序运行就可以带动另一个程序运行,可是将这个方法放在RT端时,RT端程序没有部署这个阶段)
求大神指点!!!!!
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求助上位机对RT端的采样率控制,启动,和网络流问题
等待验证会员
14:40:25  
1.利用网络流实现PC与CompactRIO的通信,发现在网络流的范例中有一个问题:当程序第一次运行时,运行正常;接着再运行时,程序就不能正常运行了,产生了&&错误-314220,可是程序有注释如图1,只有将两个程序都关闭再重新打开才能正常运行一次,接下来就又不能正常运行。不知该怎么才能让程序停止后又可以正常运行。
2.RT端的采样率的输入控件时下拉列表,其输出的时& &“值”(1,2,3,4.....),如图2。那么我可不可以就直接在采样率上输入1,2,3.....就直接对应的是响应的采样率?如图3.
3.整个程序框架可以实现只运行PC就运行整个项目吗?(之前写过一个项目,实现了在PC上用一个程序运行就可以带动另一个程序运行,可是将这个方法放在RT端时,RT端程序没有部署这个阶段)& &&&
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手把手教你FPGA与RT以及Host端通信
LabVIEW Development Systems>>LabVIEW Base Development System
主要软件版本:
主要软件修正版本:
2)FPGA.vi的设计
首先我们需要在FPGA中产生一个正弦信号,经由NI 9263的模拟端口输出。
注意:此处不能使用单周期定时循环,因为该vi无法在一个时钟滴答内完成执行。关于单周期定时循环参考链接:
由于要将FPGA产生的正弦波信号传到RT端进行显示等处理,属于数据流的传输,因此我们在此处使用DMA FIFO()。
在项目浏览器中FPGA下右键新建一个FIFO,其FIFO设置如下:
其中在Type处选择类型:Target to Host-DMA,大小使用默认的即可。在Data Type中选择数据的类型,此处我们传输的是无符号的32位数据,因此选择U32即可。
3)RT.vi的设计
&RT端的vi主要由两部分组成,一部分是从FIFO中读取从FPGA传来的数据,一部分是建立网络流,将数据传给主机进行检测。这里要注意的是,由于我们需要的是打开主机随时读取数据,主机程序运行时候,
RT端的vi主要由两部分组成,一部分是从FIFO中读取从FPGA传来的数据,一部分是建立网络流,将数据传给主机进行检测。这里要注意的是,由于我们需要的是打开主机随时读取数据,主机程序运行时候,会产生一个信号,使RT端的网络流端建立并且写入数据。因此,我们新建一个布尔变量,作为这个传递信号。
因此,在RT端,我们对主机的数据传递主要使用了两种方式,一种是网络流,用于每一个数据传递;另一个是网络变量,获取布尔控件的最新值。
在FIFO波形的传递过程中,经常使用到以下两个数,这里做多一些的介绍。
Normalize Signal Generation Parameters & Sample Rate To Loop Time
这两个会经常搭配使用,主要是对FPGA部分产生波形的波形参数进行设置,其中主要是对波形的频率以及采样频率(在FPGA端则需要使用Loop Time函数),后面会连接使用&Write/Read Control&节点。
在网络流的设置中,按照常规:建立写端-写入-关闭的顺序,其中注意的是,主机在建立的时候设置超时(Time out)默认是-1,会无限时间的等待下去。且写入端的名字不能和读取端的名字有重合部分,不然会报错的。
至此,我们完成了RT端以及FPGA的程序编写。但是,在有些情况下,我们会希望cRIO里面的程序固定,上电即可运行(比如上电即可采集或者产生波形),而我们可以随意的不定时的使用主机通过局域网随机抓取一段cRIO数据,因此我们需要在主机上(host端)新建一个vi实现此功能。
为了方便起见,此处新建的主机vi和RT等程序放在一个项目内,实际应用中新建一个项目,在新的项目中编写主机的代码。
4)Host.vi的设计
在主机上,我们这里简单的只是读取,首先会赋值给共享变量在从而在RT端建立网络流写入端写入数据。5)整个系统显示如下
12/28/2016
12/28/2016
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