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Quartus_II使用教程图形输入
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USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS
PORT ( CIN4 : IN STD_LOGIC;
A4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT4 : OUT STD_LOGIC);
END ADDER4B;
ARCHITECTURE behav OF ADDER4B IS
SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL AA,BB : STD_LOGIC_VECTOR(4 DOWNTO 0);
AA&='0'&A4;
BB&='0'&B4;
SINT &= AA + BB + CIN4;
S4 &= SINT(3 DOWNTO 0);
COUT4 &= SINT(4);
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8B IS
PORT ( CIN : IN STD_LOGIC;
A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
COUT : OUT STD_LOGIC );
END ADDER8B;
ARCHITECTURE struc OF ADDER8B IS
COMPONENT ADDER4B
PORT ( CIN4 :
IN STD_LOGIC;
IN STD_LOGIC_VECTOR(3 DOWNTO 0);
IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT4 : OUT STD_LOGIC );
END COMPONENT;
SIGNAL CARRY_OUT : STD_LOGIC;
U1 : ADDER4B
-- 例化一个4位二进制加法器U1
PORT MAP (
CIN4 =& CIN, A4 =& A(3 DOWNTO 0),
B4 =& B(3 DOWNTO 0), S4 =& S(3 DOWNTO 0),
COUT4 =& CARRY_OUT );
U2 : ADDER4B
--例化一个4位二进制加法器U2
PORT MAP ( CIN4 =& CARRY_OUT, A4 =& A(7 DOWNTO 4),
B4 =& B(7 DOWNTO 4), S4 =& S(7 DOWNTO 4),COUT4 =& COUT );
阅读(...) 评论()quartus ii中 怎样将仿真出的波形的周期调试为1s？_百度知道
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quartus ii中 怎样将仿真出的波形的周期调试为1s？
1、打开QuartusⅡ软件，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file
，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击&&按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→Simulate Tool，2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。
36*tr-width)； /&#47： 式中，其对称中心在N&#47.4+0。1)在MATLAB中进行仿真设计和修改设计指标为：采样频率1000 Hz，f1=314 Hz,f2=417 Hz，阻带衰减40 dB。通过参数指标确定所需的阶数和参数值，部分程序如下.95)&#47。 1 FIR滤波器原理1.1 FIR滤波器基本结构FIR滤波器的数学表达式为 ，每一级的电路结构得到简化，从而减少输入到输出间的电路延时，在较小的时钟周期内就能够完成这一级的电路功能；%beta=0。凯撒窗是一种适应性较强的窗.537473h[1]=h[14]= -29 D = -=FE3Hh[2]=h[13]=-0； &#47。本设计在处理加法器时，利用对称和流水线技术来提高滤波器的性能。2 基于计算机辅助的FIR滤波器设计流程
随着DSP技术在FPGA上的应用越来越广泛，FPGA制造商相继推出了一些可以快速简单进行DSP设计的辅助性软件，利用这些软件的结合可以简化FIR滤波器设计。本设计将常用的MATLAB软件和FPGA的设计软件Quartus II结合起来仿真。其设计流程的步骤如下、编译、综合：N为FIR滤波器的抽头数；x(n)为第n时刻的输入样本，是无限长序列。
为获取实际应用的FIR滤波，需将hd(k)截断，用有限长的h(k)近似表示，用窗函数可以避免吉布斯现象h(k)=hd(k)ω(k)，最后得到实际FIR滤波的频率响应H(ejΩ)。 3)Quartus II设计及仿真
对MATLAB信号处理工具箱产生的滤波器模型及系数;/(21&lt.3*pi； /&#47。在下一个时钟周期到来时;/求凯撒窗函数求理想和实际脉冲响应；h(i)为FIR滤波器第i级抽头系数。
普通的直接型FIR滤波器结构如图1所示。
在自适应处理、数据通信等领域中往往要求信号在传输过程中不能有明显的相位失真：wp=0.2*/理想脉冲h=hd；n=[0:1:M-1]，beta=3.3953求出窗函数：w_kai=(kaiser(M,beta))&#39。窗函数设计法是一种通过截短和计权的方法使无限长非因果序列成为有限长脉冲响应序列的设计方法。利用加窗函数进行截断和平滑，以实现一个物理可实现且具有线性相位的FIR滤波器的设计目的。
FIR滤波器的窗函数法设计过程为，或改变窗形状重新计算。现在由图可见。
设计常用的窗函数有矩形窗、汉宁窗、海明窗、凯撒窗等。对于FIR滤波器的单位脉冲响应h(i)只要满足以下2个条件之一，为提高系统的运行速度，而将指令分为几个子操作，每个子操作由不同的单元完成，这样： 式中，截止频率fc=1.5 MHz，阶数15，FIR滤波器可以做到线性相位满足此要求。FIR滤波器实质上是一个分节的延迟线，把每一节的输出加权累加，得到滤波器的输出、测试和校验、仿真、布线;(14.07886*(As-21)，也是最常用的方法。在本设计中，所用到的滤波器的系数都是借助于窗函数法完成的;阻带截止频率As=40;/计算beta值(As&50)beta=0.5842*(A8-21)^0;；&#47，直至达到预期结果。本文使用MathWorks公司的MATLAB软件和Altera公司的FPGA开发软件Quartus II进行FIR滤波器的设计仿真，并给出了设计的一般步骤。该方法能够直观地检验滤波器的设计效果;2处。1.2 窗函数设计方法
FIR滤波器的设计方法有窗函数法、频率取样法和最优化设计法，提高设计效率，缩短设计周期;/通带截止频率W8=0、输出波形(图5(b))的比较可看出：Hd(ejΩ)为逼近的理想滤波器频率响应；hd(k)为理想滤波器的单位脉冲响应。其中窗函数法是设计FIR滤波器最简单有效的方法：h[0]=h[15]=0.444589h[0]=h[15]=81D==51Hh[1]=h[14]=-0，可以构成仿真数字滤波器特性的结构框图。输人低频10 Hz和高频600 Hz的两个信号，利用所设计的滤波器进行滤波。建立仿真电路结构。1、图3验证技术指标。如果不满足，则要改变带宽，用Quartus II进行设计仿真； &#47，满足设计要求。2)利用Simulink检验滤波效果
Simulink是MATLAB中一个专门用于对动态系统进行建模、仿真和分析的软件包。通过调用模块，则为线性相位滤波器;order&#39； /50)、下载于一体的设计软件。由于MATLAB产生的滤波器系数是小数，将其转换为12位二进制系数使用。限于篇幅，将前一级的结果锁存为该级电路的输人，导入前面所设计的FIR滤波器，如图4所示。
通过输入(图5(a))，可同时调整主瓣宽度和旁瓣电平，所以本设计选择凯撒窗实现.*w_kai； /&#47。也就是说，流水线技术是将待处理的任务分解为相互有关而又相互独立、可以顺序执行的子任务来逐步实现：hd=ideal_lp(wc,M)； &#47，凯撒窗的设计指标。首先建一个block diagram文件通过功能模块的搭建进行滤波器的设计，通过编译综合功能对生成的文件进行编译和综合，然后生成的顶层模块，见图6。
由MATLAB产生的FIR数字滤波器的系数如下;/最小阻带衰减tr_width=ws-wp； &#47.1102*(As-8.7)，采用采样频率 =5 MHz。
线性相位的FIR滤波器具有中心对称的特性;按凯撒窗计算滤波器长度disp([&#39，这样逐级锁存，由最后一级完成最终结果的输出； &#47.3 FPGA设计中的流水线原则
在FPGA设计中。Quartus II软件是Altera公司主推的FPGA设计软件，是集设计输入;/带宽M=ceil((As-7，该FIR滤波器可以将高频部分有效的滤除.700439h[2]=h[13]=-92 D = -=FA4Hh[3]=h[12]=0.10561h[3]=h[12]=114 D ==72Hh[4]=h[11]=0.000723h[4]=h[11]=56 D ==38Hh[5]=h[10]=-0.51861h[5]=h[10]=-259 D = -=EFDHh[6]=h[9]=0.384063h[6]=h[9]=133 D ==85Hh[7]=h[8]=0.33106h[7]=h[8]=1054 D ==41EH在设计中采用流水线来提高有效的乘法器速度，该部分的VHDL代码如下：t1&=tap(0)+tap(15)；t2&=tap(1)+tap(14)；……t8&=tap(7)+tap(8)；t9& = -t2：t10& = -t3：……y&=t1+t9+……+t8
通过Quanus II的波形仿真功能，对输入输出进行波形仿真，对其结果进行定量分析。通过时序分析和功能分析结果，对设计进行进一步的完善，在仿真中，x为输入信号，依次为1，2，4，10，12，得到的输出结果如图7所示。经验证，仿真结果与实际运算结果一致。3 结束语
本文综合介绍了基于FPGA软件Quartus II和MATLAB的FIR滤波器的设计仿真，将两大软件综合运用后大大缩减了设计研发的时间，在算法结构上利用了流水线等优化方式。在实际应用中，可以通过对滤波器参数的修改，很容易地实现其他各种滤波器的设计，具有一定的工程设计参考价值。在现代数字系统中，经过设计输入、仿真;As&，num2str(M)])，FPGA(现场可编程门阵列)以计算机为开发平台;凯撒窗下实际脉冲由图2
本回答被提问者采纳
。。。首先必须打开一个，Time后选择1.0S 即可。
不过不建议用QUARTUS 仿真这么长时间。你会发现仿真时间超过几毫秒之后软件运行时间就会漫长的让人抓狂.VWF文件，最上面的菜单栏依次点Edit&End Time 在弹出的对话框中;&gt
edit -end time
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